【技术专辑】了解PLL应用:倍频

本文介绍了如何使用PLL从低频参考信号产生高频时钟。

 

支持信息

 

锁相环到底是什么?

 

如何模拟锁相环

 

了解锁相环瞬态响应

 

如何优化锁相环的瞬态响应

 

•设计和仿真优化的锁相环

 

正如您在“支持信息”列表中所看到的,我已经写了五篇关于锁相环的文章。我认为这些文章提供了对PLL设计和功能的全面介绍,但它们在一方面肯定缺乏:它们几乎没有说明PLL实际上是如何使用的。到目前为止我们讨论的唯一“应用”是产生一个周期性输出信号,其频率与周期性输入信号相同。然而,这并不是很令人印象深刻,因为我们可以使用数字缓冲器或运算放大器电压跟随器做同样的事情。

 

现在是讨论真实PLL应用的时候了,我们将从倍频开始,这是PLL锁定输入频率的自然而直观的扩展。

 

原因?

 

在你做之前知道为什么要做某事总是好的。在基于PLL的倍频的情况下,我们试图产生一个输出波形,其频率等于输入频率乘以某个常数。这似乎是一项有点不必要的任务 - 为什么不直接购买直接提供所需频率的不同振荡器组件?事实证明,在各种情况下,PLL方法非常有用:

 

•与仅使用高频晶体的系统相比,围绕PLL和低频晶体构建的系统可以降低成本。

 

•使用PLL,可以在不进行任何硬件修改的情况下更改倍增因子。因此,可以从一个振荡器电路产生许多不同的频率。

 

•集成在微处理器中的PLL可以在需要的地方生成高频时钟信号,从而消除了与通过PCB走线发送高频信号相关的复杂性(我正在考虑EMI和可能的反射)。

 

•PLL的频率锁定特性使得可以从低质量振荡器产生高质量(和高频)周期信号。对我而言,这是最重要的考虑因素,因为它最能代表PLL的核心功能。我不希望独立的VCO产生时钟信号,其频率可以精确控制,并且随时间和温度高度稳定。然而,PLL的锁定动作允许VCO产生精确和稳定的时钟:例如,如果你有一个具有出色精度和稳定性的低频晶体振荡器,PLL将“继承”这种性能 - 同时产生一个更高的频率 - 通过锁定基于晶体的信号。

 

怎么样?

 

你需要的只是一个分频器:

 

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更具体地说,您需要在反馈环路中使用分频器,以便反馈到相位检测器的波形的频率低于VCO生成的输出信号的频率。

 

你可能会觉得有点困惑的是,将反馈信号的频率分开会导致输出信号的倍增,但这种技术并不是什么新鲜事; 事实上,它完全类似于我们在电子设备中使用最广泛的电路之一,即基于运算放大器的同相放大器。

 

假设您将运算放大器配置为电压跟随器。输出直接连接到反相输入端,因此运算放大器可以做任何需要做的事情,使输出电压等于输入电压。这一切都很好,但如果我们想获得一些好处呢?很简单,我们只需使用一些电阻将反馈环路转换为分压器:

 

【技术专辑】了解PLL应用:倍频

 

让我们考虑一下我们在这里做的事情。负反馈布置使运算放大器修改其输出时只考虑一个目标:使反相输入端的电压等于非反相输入端的电压。当它作为电压跟随器连接时,这意味着VOUT必须等于VIN。

 

但是反馈回路中的分压器会改变一切。现在,反相输入端的电压DIV时间小于输出端的电压。因此,为了使反相输入电压等于非反相输入电压,输出电压必须是DIV倍更大比输入电压。

 

然后,使用运算放大器,我们通过降低反馈电压的幅度来创建电压增益; 通过PLL,我们可以通过降低反馈波形的频率来创建频率增益。为了继续类比,同相运算放大器电路的增益等于反馈电压被分频的因子,并且PLL执行的倍频量等于反馈信号频率被分频的因子。

 

一个简单的例子

 

以下电路是锁相环的LTspice版本。如果您已阅读前面的文章,则您对此电路非常熟悉。不过这个有一个新组件:我插入了一个D型触发器,作为二分频计数器连接到反馈环路中。

 

【技术专辑】了解PLL应用:倍频

 

下面是一个显示输入波形和输出波形的图(在PLL实现锁定后)。

 

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输出波形和输入波形具有恒定的相位关系(如在锁定状态期间所预期的那样),但输出频率明显高于输入频率。我们期望输出频率高出两倍,我们可以通过查看FFT轻松确认是这种情况:

 

【技术专辑】了解PLL应用:倍频

 

结论

 

在关注锁相环系统的基本特性的五篇文章之后,我们现在介绍了PLL的极其广泛的实际应用。通过在反馈环路中添加分频器,我们可以将输入信号的频率相乘,同时保持输入信号的精度和稳定性。在下一篇文章中,我们将探讨与PLL倍频相关的其他细节。

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发布日期:2019年03月04日  所属分类:参考设计