【技术专辑】如何优化锁相环的瞬态响应

在本文中,我们将探索数学关系,这些关系将帮助您设计一个能够快速平滑地锁定输入频率的PLL。

 

支持信息

 

锁相环到底是什么?

 

如何模拟锁相环

 

了解锁相环瞬态响应

 

如果您已经拥有相关锁定循环的经验和熟悉,但是您正在寻找有关环路滤波器设计的一些理论细节,那么本文(希望)将是您所需要的。如果您对环路滤波器动态感兴趣但尚未对通用PLL功能有深入了解,我建议您先阅读上面列出的文章。

 

下图传达了PLL的基本结构,下图是我的LTspice实现的原理图。

 

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本文是关于如何设计环路滤波器以获得最佳瞬态响应,但正如您将看到的,此设计过程不能“孤立地”发生,因为瞬态响应也受相位检测器的增益和VCO的增益的影响。 

 

平滑/过滤/平均

 

如果您已经阅读过以前的PLL文章,您已经知道系统必须包含低通滤波器的原因:我们需要将相位检测器的输出信号转换为缓慢变化的电压,可用于调整电压频率控制振荡器。有不同的方法来概念化这个:

 

•低通滤波器衰减PD输出信号中的高频分量,使得低频行为成为主导。

 

•PD输出信号相当于PWM波形,滤波器将其平滑为相应的模拟信号电平。

 

•滤波器提供从PD输出中提取平均值的数学功能。

 

这些都是有效的解释,如果一个人比其他人更有意义,那么一定要关注它。理解(和记忆)的关键步骤是形成与您自己的认知特质相协调的图像和连接。

 

数学

 

对PLL瞬态行为进行严格的数学分析并不简单。但是,通过使用相当简单的线性近似,我们可以获得足够的优化结果。在该近似中,将传递函数分配给三个功能块中的每一个。如果将这些组合成一个描述整个PLL的传递函数,最终会得到一个二阶表达式,可用于查找PLL固有频率及其阻尼比的方程。它是一个二阶(即两极)系统,因为低通滤波器贡献一个极点,VCO贡献一个极点; 因此,该近似仅对一阶LPF有效。

 

我不认为你需要过多担心数学细节; 重点是我们可以使用阻尼比来帮助我们设计低通滤波器。这是PLL阻尼比的等式(通常用ζ表示,但我会使用DR):

 

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如您所见,阻尼比与LPF的截止频率之间存在相当直接的关系。但是出现了两个问题:

 

•什么是K?

 

•我们应该为DR使用什么价值?

 

第二个问题比第一个问题容易。我们将PLL建模为典型的二阶控制系统,这意味着相同的阻尼原理适用:如果DR太低,阶跃响应将表现出过度振荡。如果它太高,系统将花费很长时间才能达到稳态条件。如下图所示,理想的DR约为0.7(如果您希望系统有点欠阻尼),大约1.0(如果您希望系统有点过阻尼),或介于两者之间。

 

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现在我们所需要的只是K,它代表了系统的整体收益; 它是通过将相位检测器的增益乘以VCO的增益来计算的。不幸的是,这是事情变得复杂的地方。

 

频率/增益/截止频率平衡法案

 

假设您的相位检测器增益为1 V /弧度(这意味着两个输入之间的一个相位差的弧度将导致1 V的输出幅度)。我们还假设控制电压增加1 V会使VCO频率增加1000 Hz; 由于1000Hz≈6283rad/ s,我们的VCO增益为6283(rad / s)/ V.

 

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如果我们想要DR = 1,我们将得到以下等式:

 

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经过一些数学运算后,我们得到ωLPF= 25132 rad / s。转换回赫兹,我们发现低通滤波器的截止频率必须为4 kHz。这似乎是一个非常合理的结果,但是如果你考虑这个数字一分钟,你可能会开始认识到一个问题:如果我们想要使用频率低于或等于LPF截止频率的PLL,会发生什么?低通滤波器的目的是平滑相位检测器波形,但只有当滤波器的截止频率明显低于PD产生的频率时才会出现这种情况。

 

例如,如果我计算LTspice PLL的总增益,然后根据此增益和DR = 1设计RC滤波器,我的控制电压如下所示:

 

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这里的根本问题是ωLPF不能(正如我在文章开头所说)单独选择。正如您在上面显示的DR公式中所看到的,某个DR需要ωLPF和K 之间的某个比率,而ωLPF又受PLL的预期频率范围的限制。因此,瞬态响应优化不仅仅是找到K然后计算LPF的截止频率。相反,您必须确保K的值足够小,以允许您为PLL的预期操作环境选择足够低的截止频率,那么你可以使用将DR与ωLPF和K相关联的等式微调截止频率。 

 

结论

 

本文介绍了一些基于数学的PLL分析,以解释设计PLL的过程,该PLL实现频率锁定而没有过度振荡或过度延迟。一个简单的公式允许我们根据PLL的总增益和所需的阻尼比计算合适的LPF截止频率,但增益必须足够低,以允许截止频率,从而为PD输出波形中的高频分量提供足够的衰减。

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发布日期:2019年03月04日  所属分类:参考设计