【技术专辑】任意波形发生器的DAC原理图设计

本文介绍了一种基于ADI公司高速DAC的数字模拟转换设计。

 

DAC

 

在一个前面的文章中,我讨论定制设计的任意波形发生器PCB的微控制器部分:

 

【技术专辑】任意波形发生器的DAC原理图设计

 

微控制器是提供电路板大部分功能的两个IC之一; 另一种是DAC,更具体地说是ADI公司的AD9708。该组件是“TxDAC”系列D / A转换器的成员。它支持每秒高达1.25亿个采样的更新速率(AKA采样率) - 足以满足我的需求。

 

这个特殊部分的分辨率为8位,但它与10位,12位和14位版本的引脚兼容。这是一个方便的功能:您可以从低成本的8位版本开始,如果您最终决定需要更高的分辨率,则可以升级到更高分辨率(和更高成本)的选项之一而不会过度中断现有的原理图和布局。

 

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图表取自数据表。

 

从应用程序图中可以看出,几乎不需要外部组件。一些电容,一个用于设置满量程输出电流的电阻,以及(虽然未在图中显示)适当的信号调理电路,用于差分D / A输出电流。

 

在我们继续之前,我将提到该设备的其他一些便利功能; 下次当你试图选择合适的DAC时,请记住这些问题(这不是一项特别容易的任务 - 选择“有库存”选项的Digi-Key搜索“DAC”会产生超过三千个结果)。

 

•它可以作为TSSOP使用,它比SOIC(或DIP,当然)更紧凑,但比QFN或任何其他无引线/微观封装更麻烦。

 

•无需外部参考电压(如果您愿意,可以使用一个)。

 

•供电非常简单:只需一根3 V或5 V电压轨即可。

 

•它接受并行输入数据,我更喜欢串行接口。是的,并行数据需要更多引脚并占用更多空间,但我不是在设计智能手表,对我来说,并行数据传输的简单性是一个主要优先事项。只是看看“时序图” - 生活可能很复杂,但这个数据接口肯定不是。

 

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图表取自数据表。

 

电路

 

这是我的任意波形发生器的DAC部分:

 

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•我为每个电源/接地对提供4.7μF和0.1μF去耦电容。

 

•DAC_SLEEP由微控制器GPIO引脚直接驱动。

 

•控制D / A电路的时钟信号由微控制器产生并施加到CLK引脚。

 

•REFLO引脚接地; 这使能内部参考电压。

 

•COMP1,COMP2和REFIO的组件/连接基于数据表建议。

 

•注意,COMP1通过电容连接到正电源轨,而COMP2通过电容连接到地。COMP1上限不是必需的; 数据表说如果你想要“最佳性能”,你应该包括它。但是,说真的,如果你的外形尺寸或预算是如此限制,你必须强调是否要包含一个0.1μF陶瓷电容,你可能想看看换一份新工作。

 

•当您使用内部生成的参考电压时,需要REFIO上限。

 

•当DAC字处于最大值(在本例中为255)或最小值(零,即DB0至DB7为逻辑低电平)时,连接到FSADJ引脚的电阻决定输出电流。我知道,这听起来有点令人困惑; 当你完成文章时,它会很清楚。FSADJ引脚内部连接到放大器电路,使参考电压出现在FSADJ引脚上。满量程电流与流出FSADJ引脚的电流(称为参考电流)成比例。使用2kΩ电阻(并假设内部产生的1.2 V基准电压有效),参考电流为(1.2 V)/(2kΩ)=600μA,相当于约20 mA的满量程电流。

 

差分输出

 

DAC设计中最复杂的部分是输出接口。您需要做的第一件事是了解这些IOUTA和IOUTB引脚究竟发生了什么。

 

AD9708具有电流(与电压相反)输出。施加到数据引脚的数字直接控制流出IOUT引脚的电流,而不是这些引脚上出现的电压。但为什么还有两个呢?数据表将它们称为差分,但我发现这个术语有点令人困惑。当我听到“差分”时,我想到了使用正极性和负极性的信号,这让我觉得IOUTA有正电流(即流出引脚),IOUTB有负电流(即流入引脚) 。但这种情况并非如此。真实情况通过以下图表传达:

 

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因此,两个引脚都是电流源,从这个意义上说,两个电流都是正的。“差分”方面源于电流幅度平衡的事实:如果一个引脚具有高电流,另一个引脚具有低电流。这就是为什么我之前说过,当输入数据处于最大值或最小值时会发生满量程电流。在最大值时,IOUTA提供满量程电流; 在最小值,IOUTB提供满量程电流。在我看来,在这种情况下,“互补”会优于“差异”,但如果ADI公司的专家更喜欢“差异”,我就不会争辩。

 

结论

 

现在我们了解了基本的DAC硬件连接和输出的性质,接下来的问题是,我们如何将这些互补/差分电流幅度转换为正常电压信号?嗯,这是一个很长的故事,但不要担心,我们将在下一篇文章中介绍细节 - 或至少详细介绍我的实现。

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发布日期:2019年03月04日  所属分类:参考设计