目前，为了防止高dv/dt应用于桥式电路中的igbt时产生瞬时集电极电流，设计人员一般会设计栅特性是需要负偏置栅驱动的igbt。然而提供负偏置增加了电路的复杂性，也很难使用高压集成电路（hvic）栅驱动器，因为这些ic是专为接地操作而设计──与控制电路相同。因此，研发有高dv/dt能力的igbt以用于“单正向”栅驱动器便最为理想了。这样的器件已经开发出来了。器件与负偏置栅驱动igbt进行性能表现的比较测试，在高dv/dt条件下得出优越的测试结果。
为了理解dv/dt感生开通现象，我们必须考虑跟igbt结构有关的电容。图1显示了三个主要的igbt寄生电容。集电极到发射极电容c，集电极到栅极电容c和栅极到发射极电容cge。
图1 igbt器件的寄生电容
这些电容对桥式变换器设计是非常重要的，大部份的igbt数据表中都给出这些参数：
输出电容，coes＝cce＋cgc（cge短路）
输入电容，cies＝cgc＋cge（cce短路）
反向传输电容，cres＝cgc
图2 半桥电路
图2给出了用于多数变换器设计中的典型半桥电路。集电极到栅极电容c和栅极到发射极电容c组成了动态分压器。当高端igbt（q2）开通时，低端igbt（q1）的发射极上的dv/dt会在其栅极上产生正电压脉冲。对于任何igbt，脉冲的幅值与栅驱动电路阻抗和dv/dt的实际数值有直接关系。igbt本身的设计对减小c和c的比例非常重要，它可因此减小dv/dt感生电压幅值。
如果dv/dt感生电压峰值超过igbt的阀值，q1产生集电极电流并产生很大的损耗，因为此时集电极到发射极的电压很高。
为了减小dv/dt感生电流和防止器件开通，可采取以下措施：
关断时采用栅极负偏置，可防止电压峰值超过v，但问题是驱动电路会更复杂。
减小igbt的cgc寄生电容和多晶硅电阻rg’。
减小本征jfet的影响
图3给出了为反向偏置关断而设计的典型igbt电容曲线。cres曲线（及其他曲线）表明一个特性，电容一直保持在较高水平，直到v接近15v，然后才下降到较低值。如果减小或消除这种“高原”(plateau) 特性，c的实际值就可以进一步减小。
这种现象是由igbt内部的本征jfet引起的。如果jfet的影响可以最小化，c和c可随着vce的提高而很快下降。这可能减小实际的cres，即减小dv/dt感生开通对igbt的影响。
图3 需负偏置关断的典型igbt的寄生电容与v的关系。
irgp30b120kd-e是一个备较小c和经改良jfet的典型igbt。这是一个1200v，30a npt igbt。它是一个co-pack器件，与一个反并联超快软恢复二极管共同配置于to-247封装。
设计人员可减小多晶体栅极宽度，降低本征jfet的影响，和使用元胞设计几何图形，从而达到以上的目标。
对两种1200v npt igbt进行比较：一种是其他公司的需负偏置关断的器件，一种是ir公司的npt单正向栅驱动irgp30b120kd-e。测试结果表明其他公司的器件在源电阻为56Ω下驱动时，dv/dt感生电流很大。
比较寄生电容的数据，ir器件的三种电容也有减小：
输入电容，cies减小25％
输出电容，coes减小35％
反向传
