四倍带宽存储器技术(qbm)采用一种“位填塞”机制，在不增加自身基准频率的条件下增加了存储器子系统数据带宽。本文将介绍qbm技术的实现原理和性能特点，并将其与工程师所熟知的sdram和ddr技术进行比较。
qbm技术可以解决常见的rlc(电阻、电感、电容)效应，以及传输线路影响和当前计算机中存储子系统执行速度慢的问题。这些问题影响了存储器的密度和数据存储及传传输速度的提高。
在存储器技术的发展过程中，高密度、高速度和低成本是不变的目标。这三者的关系好比三角形的三个角，要同时增大三个角度是不可能的，在存储技术的发展过程中实现所有的三个目标一直是一种挑战。由于qbm技术不需要更高时钟频率的存储器器件，因此，系统也无需设计为高频，这使得实现数据总线的高速传输设计更加容易，实现了一种高速、经济高效、可扩展的解决办法，解决了不断增加的处理能力和存储器带宽之间的矛盾。
由于存储器是数据存储和传输的中心，没有它计算部件就不能有效发挥其功能，因此，速度和带宽是最重要的参数。
对系统设计人员来说，更快的处理速率已经成为一种巨大的负担，因为总要设法使存储器带宽与cpu速度匹配，而存储器的存取速度远远落后于cpu的处理速度，图1描述了处理速度与存储速度之间发展的失调。了解现有系统和与其相关的存储器，可以更好地理解数据传输以及系统设计人员所面临的困难。图2中以框图的形式描述了现在的典型计算机系统的组成。
图2显示了带有到一个控制器的数据和控制总线接口的中央处理器(cpu)。控制器以最简单的形式与存储器件连接，或者连到dimm封装中的一簇存储单元上。存储器子系统包含一个带有数据、地址、控制总线和时钟的存储控制器。该系统与所有的信号同步，数据和控制在基准时钟下同步操作，该时钟速度也表示了数据进出存储器的速率。
总线至少要连在一个多管脚连接器上，在本文的示例中，使用了四个这样的连接器。在每个连接器中，要插入一个dimm封装的存储模块。后面将重点讨论每条据线上的数据速率、存储元件传输的数据速率和qbm传输的数据速率的分析，以及多个dimm存储器子系统对系统数据速率性能的影响。
单数据速率在一个同步存储器子系统中，数据的写入或读出与基准时钟同步。 数据位周期与时钟周期相同，通过基准时钟频率可以测量出数据速率，例如，如果基准时钟频率为100 mhz，则数据速率为100 mb/s(100 mhz)。在频域，为了产生一个类似时钟的数据位，数据必须在1、0、1之间变换。在本例中，数据位频率是基准时钟频率的一半。在图3的例子中显示的数据位频率是50 mhz。
了解数据位的有效时间后，可以发现位存在的时间并不是完全有用。在满足接收器的设置和保持时间后，信号持续时间的剩余部分实际上是一种浪费。
当数据位线与四个dimm连接器相连接时，由于dimm产生的电容负载、线路抽头以及传输线反射的影响而使得数据位信号的完整性受到影响。上面描述的这些问题在快速存储器子系统的执行中将产生严重的影响，使得更高频率存储器子系统的设计难度更大。
任何系统的性能可以通过在给定时间内系统所能处理的数据量来衡量。上面已指出，为了提高数据速率，系统的基准频率必须随着硅片的基准频率而增加，然而，要实现更高硅片频率有一定的困难。由于位时间太长而产生浪费，因此不用增加基准频率，而是在单个数据位时间内产生两个数据位。虽然这样提高数据速率也需要增加存储器件硅内部频率，但系统基准频率不变。这种不增加基准频率而使数据速率增加的方法产生了一种新的双倍数据速率(ddr)结构。
ddr存储器
