摘 要：介绍用cpld，ad和fifo实现一时序严格的、由硬件自动完成数据采集的电路，它能够自动跟踪转速信号的变化，解决了旋转机械在不同转速下的抗混叠滤波的问题。
关键词：整周期采样；键相位信号；抗混叠滤波
implementation of rotating machine vibration signals acquisition system
dubin，limeng，zhangjin－ming
（college ofinformation science and technology，beijing university of chemical technology，beijing 100029，china）
abstract：acircuit which has a stricttime order and can automatically acquire data is realized by using cpld，adand fifo．this circuitsolvesthe problemofanti－aliasing filtering when therotational speed of a machineis notconstant．
key words：signals acquisition in a complete sampling period；key phase signal；anti－aliasing filtering
1 整周期采样控制的实现
1．1 整周期采样
整周期采样控制是由傅里叶变换对离散信号的要求提出的。离散傅里叶变换的谱分辨率为
δf＝1／nt（1）
其中，n为采样点数，t为采样周期。
实现整周期采样的关键是如何将一个完整的周期 信号均匀地分成n等分进行采样，即实现倍频（n为一个周期内的采样点数）。如图1所示，旋转机械旋转一周所需的时间为键相位信号周期，将此周期做n等分，即可实现一个信号周期内采样n点数据。
在转速恒定，即信号频率不变的情况下，可以用软件算出采样的时间间 隔；但是在转速变化的情况下，尤其在转速变化较快时用软件计算很难预测转速变化的趋势及大小，即实现很困难，为此采用了硬件的分析方法。
1．2 硬件实现
硬件实现的关键是要设计一个能够快速跟踪信号频率变化的倍频电路。利用锁相环的输出信号动态跟踪输入信号频率的这一特点，将vco的输出信号经一分频器后送入相位比较器，则锁定时vco输出信号的频率将等于k倍的输入信号的频率，即kfi，适当地选择分频系数k就可以得到所需要的倍频信号的输出。本文所选的锁相环芯片为cd4046，使用中无需解调信号输出。比较器pc2用于比较两输入波形前沿或后沿相位的上跳或下跳（本电路采用上跳边沿触发方式）。
如图2所示，该电路主要由输入信号、隔直电容、平移、整形、锁相环组成。首先取键相位信号cir作为测频输入，通过10μf电容滤去太高的直流电压，送入max903比较放大器调节平移，输出的脉冲由74hct14进一步整形后作为锁相环的输入信号；由锁相环电路实现倍频。为了实现fft分析，在一个周期内采集2 n个数据，本设计中n取为6，也即是在一个周期内采集64个数据。分频器的输出信号clk_64由cpld产生。锁相环的输出信号clk64实现a／d的采样控制。本电路可以保证在有键相位的情况下，信号采集的第一起点在以键相位为基准，旋转360°／64点的位置上（因系统每周期采样64点）。
1．3 软件实现
图3是本系统通过cpld实现整周期采样的波形仿真图。实验中a／d选用max1292，fif0选用idt7202。根据max1292的采样时序和fifo的写时序，在cpld中采用moore有限状态机来实现对时序的控制。re－set为系统的复位信号，clk64为转速信号的64倍频；global_clk为cpld的时钟信号；ff为fifo的满标志位；ad_data为写入a／d中的控制字节；ad int、ad_wr、ad_rd、ad_hben、ad_cs为a／d的相关控制信号：ad_start为启动a／d采集信号，由mcu发出。ad_channel为a／d的通道选择控制字，硬件电路上用两位开关来实现单通道、双通道及四通道的采集。图中为四通道采集。ef、hf、fifoint为fif0单元控制模块。clk 64、clk 1000为分频器模块，用来实现整周期采样和自适应抗混叠滤波。
实现a／d整周期采样的过程描述如下：首先，cpld在接收到clk64信号的上升沿后，开始进行转换。max1292按照时序依次将四个通道的模拟量转换为数字量。其中，在每个通道的数据转换过程中，都要判断ad int信号是否为低，若为低则表示转换完成，可以进行读操作。此时，再去判断fifo的ff标志，若为1则表明fifo未满，可以将数据写入fifo中。当四个通道都完成如上操作后，再继续判断clk64信号，循环执行，完成在一个转速信号周期内对各路信号采集64次。本装置中，被测的最大转速信号为1khz，global_clk的信号频率为7mhz。
最后，由fifo的hf标志产生中断信号通知dsp将转换的数据读入ram中，以便进行fft和数字滤波。
2 抗混叠滤波器的实现
旋转机械在起停机时转速是变化的，为了保证输入信号的精确、抗混叠，消除不必要的高、低频信号的干扰，只跟踪变化的有效信号中心
