摘 要：边界扫描是数字电路常用的测试技术，基于ieee1149.1标准的边界扫描技术对一款cmos高频锁相环进行了可测性设计，该锁相环最高工作频率达ghz。详细讨论了最高输出频率、输出频率范围和锁定时间参数的测试方案，给出了详细的测试电路和测试方法。对应用该测试方案的锁相环电路增加测试电路前后的电路网表进行了hspi ce仿真，仿真结果证明该方法能有效测量锁相环的参数，并且对原锁相环电路的功能影响很小。该测试方法可广泛用于高频锁相环的性能评测和生产测试。
关键词：可测性设计；边界扫描；锁相环；高频
dft for highfrequency pll
zhou hong, chen xiaodong
(institute of microelectronics of chinese academy of sciences，beijing,100029,china)
abstract：boundary scan is usually proposed in design for tes tability of digital circuits based on the standard ieee1149.1, boundary scan solution of design for testability is applied to a cmos highfrequency p hase locked loop used in vlsi the highest speed of pll reaches to ghz the te st meth od and circuits are described in details, especially focusing on the maximum out put frequency, the range of output frequency and the time to lock.in addition, hspice is simulated by the increased circuits different simulation results of pll with and without test circuits are compared by the simulation results, thetechnology of testing is proved effective so it can be used in function testi ng and fabrication testing
keywords：dft； boundary scan；pll；highfrequency
可测性设计（design for test，dft）最早用于数字电路设计。随着模拟电路的发展和芯片 集成度的提高，单芯片数模混合系统应运而生，混合电路测试，尤其是混合电路中模拟电路的测试，引起了设计者的广泛关注。边界扫描是数字电路可测性设计中常用的技术，基于ie ee11491边界扫描技术。本文针对一款应用于大规模集成电路的cmos高频锁相环时钟发生器，提出了一种可行的测试方案，重点讲述了锁相环的输出频率和锁定时间参数的测试，给出了具体的测试电路和测试方法。对于应用在大规模电路系统中的锁相环模块，该测试方案既可用于锁相环的性能评测，也可用于锁相环的生产测试。
1锁相环结构及原理
本文所要测试的是用于大规模集成电路的锁相环时钟发生器，他是一款基于0.18 μm cmos 数字工艺设计的高频电荷泵锁相环（charge pump phase locking loop，cppll），最高输出频率达1.2 ghz。
此锁相环的电路结构如图1所示，他包括输入分频器、鉴频鉴相器（phase frequency detec t，pfd）、电荷泵（charge pump，cp）、压控振荡器（voltage controlled oscillator， vco）、环路低通滤波器（lowpass filter，lpf）和反馈分频器等基本单元。输入信号经过输入分频器分频为参考信号，压控振荡器的输出信号经过反馈分频器分频为反馈信号；参考信号和反馈信号在鉴频鉴相器中进行相位比较，得到相位差信号；电荷泵和低通滤波器将相位差信号转换为相应的电平信号；该电平信号控制压控振荡器的输出频率。通过反馈环路，最终达到相位锁定。锁定状态时，参考信号和反馈信号同频同相。
为了更好地抑制噪声，锁相环采用了差分的电路结构。其中，压控振荡器采用环形振荡器结 构实现，主要由3个完全相同的延迟单元顺次连接而成。
2测试方案
模拟电路传统的测试方法比较简单，将输入输出信号直接引出，检测输入信号对应的输出响 应即可。随着工作频率的升高，封装管脚和引线寄生参数不容忽视，传统的测试方法也受到挑战。由于模拟信号的抗干扰能力差，轻微的扰动都可能会影响电路的性能，测试电路应该尽量简单，以避免引入不必要的噪声。
最高输出频率、输出频率范围和锁定时间等都是高频锁相环需要测试的重要性能参数。对于工作频率高达ghz的高频锁相环，显然难以采用传统的测试方法来完成，需要进行专用测试电路设计，即在芯片内设计一定的测试电路以便投片后进行测试。
2.1输出频率测试
作为时钟发生器，锁相环一般工作于整个电路系统的最高频率，而压控振荡器工作于锁相环的最高频率。如图1所示，锁相环的输出频率就是压控振荡器的工作频率，因此锁相环的输出频率测试实质上是对压控振荡器的最高振荡频率和振荡范围的测试。
由于输出管脚的引线存在寄生的电感电容，这些寄生参数容易引入较大的高频耦合噪声；高频信号经过这些引线输出到管脚通常会产生较大的衰减。因此，压控振荡器的高频输出信号很难引出芯片外直接测量。另一方
