作者：Sunshine Grace Cabatan，主管工程师；Melissa Lorenz Lacanlale，产品工程师
摘要
本文讨论了开发先进超声设备所面临的挑战。利用现有评估平台既可降低系统开发成本，也可缩短超声系统发射模块的特性测试时间。本文介绍了如何同步多个通道的分步过程，这是波束控制的一个关键概念，也是医学成像所特有的概念。
引言
在任何新技术开发过程中，在将新型号或下一代超声设备商业化之前，制造商都会经历硬件开发和测试以及系统集成和验证等阶段。开发高通道数成像超声子系统预计需要多年的努力。此外，在对系统考虑因素知之甚少的情况下贸然开始波束引导或发射子系统的硬件原型制作，可能会导致硬件原型需要多次修改，带来高昂的成本。现在，开发人员可以使用一个完整系统（原型板和开源软件）来模拟超声设备子系统的操作，从而降低超声设备制造商的开发成本并加快上市时间。
基于Arduino的TxDAC®评估板和开源Mbed软件
图1.支持Mbed的AD9106评估平台。
AD9106-ARDZ-EBZ评估平台兼容基于Arm®且支持Mbed的电路板（如SDP-K1），并且可以连接到Arduino Uno接头。该评估设置只能由USB供电，无需高频波形发生器来提供时钟输入。该评估板默认使用板载156.25 MHz晶振作为时钟源，但提供了外部时钟选项。DAC输出可以通过变压器耦合，或使用板载放大器进行评估，这是唯一需要7 VDC至12 VDC 30 W AC-DC适配器的情况。参见图1。
除硬件之外，评估板网页上还提供了示例开源代码，可用作开发目标应用固件的起点。评估板和示例源代码可以根据需要加以定制，以便与其他Mbed平台配合使用。新的评估系统可以轻松集成到现有系统中，因而简化了原型制作。
图2.AD9106功能框图。
评估板安装有四通道、低功耗、12位、180 MSPS、TxDAC AD9106和波形发生器。该DAC的高采样速率非常适合1 MHz至40 MHz范围内的超声工作频率，外部成像设备通常使用1 MHz至15 MHz的频率，而静脉内心血管设备使用高达40 MHz的频率。此外，AD9106高度集成，具有用于生成复杂波形的片内模式存储器，以及使用24位调谐字、支持10.8 Hz/LSB频率分辨率的直接数字频率合成器(DDS)。该器件也是高度可编程的，四个DAC通道中的每个通道的模式周期、启动延迟、增益和偏移都可以独立改变。此外，它具有低功耗特性（在3.3 V、4 mA输出和180 MSPS下，每通道功耗78.8 mW，总计315.25 mW），这是超声设备等大型多通道系统的一个重要考虑因素。
提高超声设备的精度和图像分辨率
图3.医疗超声前端信号链。
推车式超声系统在图像质量或分辨率方面优于手持设备，主要是因为通道数量差异巨大。然而，通道数量可能因制造商而异。成本和功耗是超声设备等大型系统的重要考虑因素，因此业界使用了一些技术来尽量减小这两个因素。在图3所示的典型超声信号链中，如果我们考虑到每个发射器路径（DAC + 高压放大器，驱动探头尖端处换能器阵列中的一个元件）都对应一个接收器路径（集成模拟前端），那么通道数的确定相对简单。根据这个假设，我们可以说超声系统中的通道数介于16到256之间。高端系统（其中大部分推车式）中的通道数为64或更多。对于便携式、中低端系统，16至64个通道更为常见。
图4.波束引导和聚焦。
在超声系统的发射器路径中，声能或声波束扫过身体。声波由探头前端处的压电换能器元件从电信号转换而来。如图4所示，每个电信号或发射器信号的相位和幅度均经过编程，引导入射能量束沿着一条线进入身体。从器官组织反射的声波被换能器元件再次转换为电能。目标的位置或距离将根据换能器阵列中元件之间的时间延迟显示在屏幕上。因此，为了显示人体内部的准确图像，同步或者说能够控制发射器信号之间的延迟至关重要。
多芯片同步的要求
为了成功同步多个DDS DAC（如AD9106），必须控制差分时钟输入（CLKP和CLKN）和TRIGGER引脚的下降沿。
图5.建议时钟分配布局（左）和次优布局（右）。
为了满足同步的第一个要求，PCB布局应采用谨慎的时钟分配做法。参见图5。这将充分减少REF CLK边沿之间的相位差（它会导致DDS输出处出现成比例的相位差）。
模式生成由AD9106的TRIGGER引脚的下降沿触发，因此同步的下一个要求是确保TRIGGER边沿一致。图5中的布局技术也可应用于从控制器的数字输出布线到每个AD9106器件的TRIGGER PCB走线。
利用AD9106-ARDZ-EBZ评估多芯片同步
为了评估多个AD9106 DAC的同步，可以使用两个AD9106评估板和一个SDP-K1控制器板。
图6.多个AD9106器件同步的系统示意图（简化示意图，未显示所有连接）。
材料
- 两个AD9106-ARDZ-EBZ板
- 用于电路板与PC连接的USB电缆
- SDP-K1
- 一个12 V壁式电源适配器
- 信号发生器
- 可变长度SMA端接电缆
- 一个SMA端接T型分路器
- 母对母Arduino连接器导线
硬件设置
连接三个电路板之前，配置两个AD9106-ARDZ-EBZ板，使DAC输出连接到板载放大器，并且DAC时钟由连接到J10的外部源提供。关于JP1和JP2的正确连接，请参阅Eval-AD9106 Wiki用户指南中的图14b。另外，请设置其中一个AD9106-ARDZ-EBZ板，使板上器件的CSB引脚连接到交替GPIO引脚（安装R39而不是R38）。确保SDP-K1的VIO_ADJUST设置为3.3 V。
然后将高频波形发生器的输出连接到分离式SMA端接T形分路器，它可以连接不同长度的SMA端接同轴电缆。
图7.为实现同步而建议采用的时钟输入和TRIGGER引脚连接。
接下来应设置图7所示每个板的时钟输入和TRIGGER引脚的连接，然后设置表1中的其余连接。将板1安装到SDP-K1 Arduino Uno端口，然后将板2放置在与板1成180°的位置，以使两个板的TRIGGER引脚并排放置。这是TRIG2到SDP-K1数字输出的最短连接，由此TRIG1和TRIG2路径大致相等。
图8.实际设置。
应用了所有连接的实际设置如图8所示。表1总结了板对板连接。
表1.SDP-K1和两个AD9106-ARDZ-EBZ板的板对板连接
| SDP-K1 Arduino Uno Connectors SDP-K1 Arduino Uno连接器 | Connected Nets on AD9106-ARDZ-EBZ AD9106-ARDZ-EBZ上的相连网络 | ||
| Pin No. 引脚编号 | Pin Functions 引脚功能 | Board 1 板1 | Board 2 板2 |
| P2.1 P2.1 | NC NC | ||
| P2.2 P2.2 | IO_PWR_SUPPLY IO_PWR_SUPPLY | IOREF IOREF | IOREF IOREF |
| P2.3 P2.3 | MAIN_RESET MAIN_RESET | RESET RESET | RESET RESET |
| P2.4 P2.4 | SDRAM_&_ARDUINO_ PWR_SUPPLY (3.3 V) SDRAM_&_ARDUINO_ PWR_SUPPLY (3.3 V) | 3.3 V 3.3 V | 3.3 V 3.3 V |
| P2.5 P2.5 | +5V_CON +5V_CON | 5 V 5 V | 5 V 5 V |
| P2.6 P2.6 | GND GND | GND GND | GND GND |
| P2.7 P2.7 | GND GND | GND GND | GND GND |
| P5.1 P5.1 | ARDUINO_GPIOO/RX ARDUINO_GPIOO/RX | VIN VIN | VIN VIN |
| P5.2 P5.2 | TX + 1 TX + 1 | ||
| P5.3 P5.3 | GPIO2 GPIO2 | EN_CVDDX EN_CVDDX | EN_CVDDX EN_CVDDX |
| P5.4 P5.4 | GPIO3/PWM GPIO3/PWM | ||
| P5.5 P5.5 | GPIO4 GPIO4 | SHDN_N_LT3472 SHDN_N_LT3472 | SHDN_N_LT3472 SHDN_N_LT3472 |
| P5.6 P5.6 | GPIOS/PWM GPIOS/PWM | ||
| P5.7 P5.7 | GPIO6/PWM GPIO6/PWM | ||
| P5.8 P5.8 | GPIO7 GPIO7 | TRIGGERB TRIGGERB | TRIGGERB TRIGGERB |
| P4.1 P4.1 | GPIO8 GPIO8 | RESETB RESETB | RESETB RESETB |
| P4.2 P4.2 | GPIO9/PWM GPIO9/PWM | SPI_CSB_ALT SPI_CSB_ALT | |
| P4.3 P4.3 | GP1010/PWM/CS GP1010/PWM/CS | SPI_CSB_DFLT SPI_CSB_DFLT | |
| P4.4 P4.4 | GPIO11/PWM/MOSI GPIO11/PWM/MOSI | STD_SPI_MOSI STD_SPI_MOSI | STD_SPI_MOSI STD_SPI_MOSI |
| P4.5 P4.5 | GPIO12/MISO GPIO12/MISO | STD_SPI_MISO STD_SPI_MISO | STD_SPI_MISO STD_SPI_MISO |
| P4.6 P4.6 | GPIO13/SCK GPIO13/SCK | STD_SPI_SCK STD_SPI_SCK | STD_SPI_SCK STD_SPI_SCK |
| P4.7 P4.7 | GND GND | GND GND | GND GND |
| P4.8 P4.8 | AREF AREF | ||
| P4.9 P4.9 | SDA SDA | ||
| P4.10 P4.10 | SCL SCL |
软件
我们提供了在Mbed开源软件上开发的示例源代码。对这些源代码的详细说明参见wiki页面，开发者稍加修改即可通过SPI对两个评估板上的每个器件进行独立编程。寄存器值以及代码的其他部分可以轻松定制，具体而言是示例3中的寄存器值（DDS生成的正弦波，具有不同的启动延迟和数字增益设置。修改代码后，使用Mbed在线编译器编译程序。然后将生成的二进制文件拖放到SDP-K1驱动器中。同样的过程也适用于其他应用。
说明
如图6的简化图所示，器件间的输出同步是通过测量多个器件的同一DAC输出通道（即通道1）之间的延迟来实现的。相对于TRIG1（控制器板到板1）改变TRIG2（控制器板到板2）的连接器长度，以及相对于时钟1（时钟发生器到板1）改变时钟2（时钟发生器到板2）的连接器长度，这两种情况对同步的影响可以使用示波器进行观察。
结果
图9记录了改变触发连接器长度时的测量结果，而图10记录了改变时钟连接器长度时的测量结果。
图9.不同TRIG2连接器长度下板1和板2的OUT 1之间的延迟。
如果TRIGGER引脚所连接的数字输出具有与STM32F469NI（SDP-K1上的微控制器）类似的驱动特性，那么TRIGGER走线容差只要在5英寸以内，就能维持器件间同步。
图10.不同时钟2连接器长度下板1和板2的OUT 1之间的延迟。
匹配的时钟输入走线将导致最短的器件到器件的输出延迟，但根据特定系统中可容忍的延迟，可以相应地调整时钟走线长度容差。
结语
在超声设备制造中，利用AD9106评估平台提供的设计灵活性和定制优势可以缩短开发流程和上市时间。无需设计新的发射子系统原型即可评估多个发射DAC（如AD9106）的同步。通过使用两个AD9106-ARDZ-EBZ板、一个SDP-K1控制器板并对示例Mbed代码进行少量修改，就能实现对同步的评估。
关于ADI公司
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关于作者
Sunshine Grace Cabatan于2019年加入ADI公司，拥有约五年的硬件工程经验。她是菲律宾高级数据转换器产品应用团队的首批成员之一。她于2013年获得菲律宾大学（奎松市迪利曼）电子与通信工程理学学士学位，并于2014年通过电子工程师执照考试。
Melissa Lorenz Lacanlale于2016年加入ADI公司菲律宾分公司，担任产品工程师，为多家东南亚最终测试分包商提供支持。随着她对混合信号的兴趣日益浓厚，她于2021年加入了高级数据转换器产品应用工程师团队。她于2015年获得菲律宾马普阿大学电子与通信工程理学学士学位。
