计算隔离式精密高速DAQ的采样时钟抖动的简单步骤

和接地层带来极小的滋扰。本文将说明怎样解读ADI公司的LVDS数字隔离器的发抖规格参数，以及与细密高速产物（例如ADAQ23875DAQ μModule?解决方案）接口时，哪些规格参数比力主要。本文的这些指导说明也适用于其他带有LVDS接口的细密高速ADC。在先容与ADN4654千兆LVDS隔离器配合使用的ADAQ23875时，还将说明盘算对SNR预期影响接纳的要领。

发抖怎样影响采样历程

通常，时钟源在时域中存在发抖。在设计DAQ系统时，相识时钟源中包罗几多发抖是很是主要的。

图1展示了非理想型振荡器的典型输出频谱，在1 Hz带宽时噪声功率与频率成函数关系。相位噪声的界说为指定频率偏移fm下1 Hz带宽内的噪声与基波频率fo下振荡器信号幅度的比率。

图1．受相位噪声影响的振荡器功率频谱

采样历程是采样时钟与模拟输入信号的乘法。这种时域中的乘法相当于频域中的卷积。以是，在ADC转换时代，ADC采样时钟的频谱与纯正弦波输入信号卷积，使得采样时钟或相位噪声上的发抖泛起在ADC输出数据的FFT频谱中，详细如图2所示。

图2．带相位噪声采样时钟对理想正弦波采样的影响

隔离式细密高速DAQ应用

多相功率剖析仪就是一个隔离式细密高速DAQ应用示例。图3显示典型的系统架构，其中通道与通道之距离离，通过共用背板用于与系统盘算或模块通讯。在本示例中，我们选择ADAQ23875细密高速DAQ解决方案，由于其尺寸小，以是能够在狭窄空间内轻松安装多个隔离DAQ通道，从而可以减轻现场测试应用中移动仪器的重量。使用LVDS千兆隔离器（ADN4654）将DAQ通道与主机箱背板隔离。

通过隔离每个DAQ通道，可以在不损坏输入的情形下，将每个通道直接毗连至具有差别共模电压的传感器。每个隔离DAQ通道的接地跟踪具有一定电压偏移的共模电压。若是DAQ信号链能够跟踪与传感器相关的共模电压，就无需使用输入信号调治电路来支持较大的输入共模电压，并消除对下游电路来说较高的共模电压。这种隔离还可带来宁静性，并消除可能会影响丈量精度的接地环路。

在功率剖析仪应用中，在所有DAQ通道中实现采样事务同步至关主要，由于与采样电压相关的时域信息不匹配会影响后续盘算和剖析。为了在通道间同步采样事务，ADC采样时钟通过LVDS隔离器从背板发出。

在图3所示的隔离式DAQ架构中，以下这些发抖误差源会增添控制ADC中采样保持开关的采样时钟上的总发抖。

1． 参考时钟发抖

采样时钟发抖的第一泉源是参考时钟。该参考时钟通过背板传输至每个隔离式细密高速DAQ模块和其他插入背板的丈量模块。该时钟用作FPGA的时序参考；以是，FPGA中的所有事务、数字模块、PLL等的时序精度都取决于参考时钟的精度。在没有背板的某些应用中，使用板载时钟振荡器作为参考时钟源。

2． FPGA发抖

采样时钟发抖的第二泉源是FPGA带来的发抖。注重，FPGA中包罗一条触发－执行路径，而且FPGA中PLL和其他数据模块的发抖规格都市影响系统的整体发抖性能。

3． LVDS隔离器发抖

采样时钟发抖的第三泉源是LVDS隔离器。LVDS隔离器发生附加相位发抖，会影响系统的整体发抖性能。

4． ADC的孔径发抖

采样时钟发抖的第四泉源是ADC的孔径发抖。这是ADC自己固有的特征，请参阅数据手册检察详细界说。

图3．通道与通道之间的隔离DAQ架构

有些参考时钟和FPGA发抖规格基于相位噪声给出。要盘算对采样时钟的发抖孝敬，需要将频域中的相位噪声规格转化为时域中的发抖规格。

凭据相位噪声盘算发抖

相位噪声曲线有些类似于放大器的输入电压噪声频谱密度。与放大器电压噪声一样，最幸亏振荡器中使用1／f低转折频率。振荡器通常用相位噪声来形貌性能，但为了将相位噪声与ADC的性能关联起来，必须将相位噪声转换为发抖。为将图4中的图与现代ADC应用关联起来，选择100 MHz的振荡器频率（采样频率）以便于讨论，典型曲线如图4所示。请注重，相位噪声曲线由多条线段拟合而成，各线段的端点由数据点界说。

图4．凭据相位噪声盘算发抖

盘算等量rms发抖时，第一步是获取目的频率规模中的积分相位噪声功率，即曲线区域A。该曲线被分为多个自力区域（A1、A2、A3和A4），每个区域由两个数据点界说。假设振荡器与ADC输入端之间无滤波，则积分频率规模的上限应为采样频率的2倍，这近似于ADC采样时钟输入的带宽。积分频率规模下限的选择也需要一定的斟酌。理论上，它应尽可能低，以便获得真实的rms发抖。但现实上，制造商一样平常不会给出偏移频率小于10 Hz时的振荡器特征，不外这在盘算中已经能够得出足够精度的效果。多数情形下，若是提供了100 Hz时的特征，则选择100 Hz作为积分频率下限是合理的。否则，可以使用1 kHz或10 kHz数据点。还应思量，近载波相位噪声会影响系统的频谱分辨率，而宽带噪声则会影响整系统统信噪比。最明智的要领或许是对各区域划分积分，并检查各区域的发抖孝敬幅度。若是使用晶体振荡器，则低频孝敬与宽带孝敬相比，可能可以忽略不计。其它类型的振荡器在低频区域可能具有相当大的发抖孝敬，必须确定其对整系统统频率分辨率的主要性。各区域的积分发生个体功率比，然后将各功率比相加，并转换回dBc。已知积分相位噪声功率后，便可通过下式盘算rms相位发抖（单元为弧度）：

以上效果除以2πf0，便可将用弧度表现的发抖0转换为用秒表现的发抖：

更多详细信息，请参阅“MT－008教程：将振荡器相位噪声转化为时间发抖”。

量化参考时钟发抖

高性能DAQ系统中使用的参考时钟源一样平常为晶体振荡器，与其他时钟源相比，它可以提供更精彩的发抖性能。

我们一样平常使用表1所示的示例在数据手册中界说晶体振荡器的发抖规格。在量化参考时钟的发抖孝敬时，相位发抖是最主要的规格指标。相位发抖通常界说为边缘位置相对于平均边缘位置的误差。

表1．数据手册中给出的晶体振荡器发抖规格示例

符号	参数	测试条件	最小值	典型值	最大值	单元
JPER	周期发抖，rms	LVDS	―	XXX	―	ps
LVPECL	―	XXX	―
LVCMOS	fOUT ＝ 125 MHz	―	XXX	―
RJ	随机发抖，rms	LVDS	―	XXX	―	ps
LVPECL	―	XXX	―
LVCMOS	fOUT ＝ 125 MHz	―	XXX	―
DJ	确定性发抖	LVDS	―	XXX	―	ps
LVPECL	―	XXX	―
LVCMOS	fOUT ＝ 125 MHz	―	XXX	―
TJ	总发抖	LVDS	―	XXX	―	ps
LVPECL	―	XXX	―
LVCMOS	fOUT ＝ 125 MHz	―	XXX	―
fJITTER	相位发抖（12 kHz至20 MHz）	LVDS	―	XXX	―	fs
LVPECL	―	XXX	―
LVCMOS	fOUT ＝ 125 MHz	―	XXX	―

另一方面，有一些晶体振荡器指定相位噪声性能，而不是指定发抖。若是振荡器数据手册界说了相位噪声性能，可以将噪声值转化为发抖，如“凭据相位噪声盘算发抖”部门所述。

量化来自FPGA的发抖

FPGA中参考时钟的主要作用是提供触发信号，以启动FPGA中设定的差别并行事务。换句话说，参考时钟协调FPGA中的所有事务。为了提供更好的时间分辨率，参考时钟通常被通报到FPGA中的PLL，以增大其频率，因此，可能泛起短时距离事务。此外，需注重FPGA中包罗一条触发－执行路径，其中，参考时钟被通报至时钟缓冲器、计数器、逻辑门等。处置惩罚发抖敏感型重复事务（例如，通过隔离将LVDS转化－最先信号提供应ADC）时，需要量化来自FPGA的发抖孝敬，以合理预估整系统统发抖对高速数据收罗性能的影响。

FPGA的发抖性能通常在FPGA数据手册中给出。也会在大部门FPGA软件工具的静态时序剖析（STA）中给出，如图5所示。时序剖析工具可以盘算数据路径源和目的地的时钟不确定性，并将它们组合以获得总时钟不确定性。为了自动在STA中盘算参考时钟发抖量，必须在FPGA项目中将其添加为输入发抖约束。

图5．静态时序剖析（STA）示例视图

量化数字隔离发生的发抖

检察发抖的最基本要领是用差分探针去丈量LVDS信号对，而且上升沿和下降沿上均要触发，示波器设定为无限连续。这意味着高至低和低至高的跃迁会相互迭加，因此可以丈量交越点。交越宽度对应于峰峰值发抖或停止现在所测得的时间距离误差（TIE）。比力图6和图7所示的眼图和直方图。有一些发抖是随机泉源（例如热噪声）所导致，此随机发抖（RJ）意味着示波器上所看到的峰峰值发抖会受到运行时间的限制（随着运行时间增添，直方图上的尾巴会升高）。

图6．ADN4651的眼图

图7． ADN4651的眼图直方图

相比之下，确定性发抖（DJ）的泉源是有界线的，例如脉冲偏斜所导致的发抖、数据相关发抖（DDJ）和符码间滋扰（ISI）。脉冲偏斜源于高至低与低至高传输延迟之间的差异。这可以通过偏移交越实现可视化，即在0 V时，两个边缘离开（很容易通过图7中直方图内的分开看出来）。DDJ源于差别事情频率时的传输延迟差异，而ISI源于前一跃迁频率对当前跃迁的影响（例如，边缘时序在一连串的1s或0s与1010模式码之后通常会有所差别）。

图8．总发抖孝敬泉源

图8显示怎样充实估算特定误码率下的总发抖（TJ＠BER）。可以凭据模子与丈量所得的TIE分配之间的拟合状态来盘算随机发抖和确定性发抖。此类模子中的一种是双狄拉克模子，它假设高斯随机漫衍与双狄拉克δ函数卷积（两个狄拉克δ函数之间的分开距离对应于确定性发抖）。对于具有显着确定性发抖的TIE漫衍而言，该漫衍在视觉上近似于此模子。有一个难点是某些确定性发抖会对高斯分量带来影响，亦即双狄拉克函数可能低估确定性发抖，高估随机发抖。然而，两者联合仍能准确预计特定误码率下的总发抖。

随机发抖划定为高斯漫衍模子中的1 σ rms值，若要推断更长的运行长度（低BER），只需选择适当的多σ，使其沿着漫衍的尾端移动足够长的距离（例如，1 × 10－12位错误需要14 σ）即可。接着加入DJ以提供TJ＠BER的预计值。对于信号链中的多个元件，与其增添会导致高估发抖的多个TJ值，不如将RJ值举行几何加总，将DJ值举行代数加总，这样将能针对完整的信号链提供更为合理的完整TJ＠BER预计。

ADN4654的RJ、DJ和TJ＠BER全都是划分指定的，依据多个单元的统计剖析提供各自的最大值，藉以确保这些发抖值在电源、温度和工艺转变规模内都能维持。

图9显示ADN4654 LVDS隔离器的发抖规格示例。对于隔离式DAQ信号链，附加相位发抖是最主要的发抖规格。附加相位发抖与其他发抖源一起使ADC孔径发抖增添，从而导致采样时间禁绝确。

图9．ADN4654发抖规格

量化ADC的孔径发抖

孔径发抖是ADC的固有特征。这是由孔径延迟中的样本间转变引起的，与采样事务中的误差电压对应。在开关断开的时刻，这种样本间转变称为“孔径不确定性”或“孔径发抖”，通常用均方根皮秒（ps rms）来权衡。

在ADC中，如图10和图11所示，孔径延迟时间以转换器输入作为基准；应思量通过输入缓冲器的模拟传输延迟ta的影响；以及通过开关驱动器的数字延迟tdd的影响。以ADC输入为基准，孔径时间ta’界说为前端缓冲器的模拟流传延迟tda与开关驱动器数字延迟tdd的时间差加上孔径时间的一半ta／2。

图10．ADC的采样保持输入级

图11．采样保持波形和界说

以ADAQ23875为例，孔径发抖仅约0．25 psRMS，如图12所示。此规格通过设计保证，但未经测试。

图12．ADAQ23875孔径发抖

整体采样时钟发抖

量化图3所示的四大模块各自的发抖孝敬之后，可以取四个发抖源的和方根（RSS）来盘算控制采样保持开关的信号（或时钟）的整体发抖性能。

另一方面，若是使用了STA，则简化的时钟发抖盘算公式为：

采样时钟发抖对SNR的影响

对控制采样保持开关的信号的整体发抖举行量化之后，现在可以量化发抖对DAQ信号链的SNR性能的影响水平。

Figure13 illustrates theerror due tojitter on thesampling clock．

图13显示采样时钟上的发抖所造成的误差。

图13．采样时钟发抖造成的影响

通过下面的简朴剖析，可以展望采样时钟发抖对理想ADC的SNR的影响。

假设输入信号由下式给出：

该信号的转变速率由下式给出：

将幅度2πfVO除以√2可以获得dv／dt的rms。现在令ΔVrms ＝ rms电压误差，Δt ＝ rms孔径发抖tj，并代入这些

值：

求解ΔVrms：

满量程输入正弦波的rms值为VO／√2。因此，rms信号与rms噪声的比值（用dB表现）由频率给出：

该公式假设ADC具有无限的分辨率，孔径发抖是决议SNR的唯一因素。图14给出了该公式的图形，它说明孔径和采样时钟发抖对SNR和ENOB有严重影响，特殊是当输入／输出较高时。

图14．发抖引起的数据转换器理论SNR和ENOB与满量程正弦波输入频率的关系

ADAQ23875和ADN4654采样时钟发抖理想SNR盘算

ADAQ23875的孔径发抖（典型值）为250 fs rms，ADN4654的附加相位发抖为387 fs rms （fOUT ＝ 1 MHz）。在这种情形下，我们暂且不思量参考时钟和FPGA的发抖孝敬。

现在，凭据ADC和隔离器的发抖规格，我们可以使用以下公式盘算总rms发抖：

图14和图15显示了盘算得出的隔离式细密高速DAQ系统的最大SNR和ENOB性能。SNR和ENOB随输入频率降低，与图13中所示的SNR理论图一致。

图15．针对ADAQ23875和ADN4654盘算得出的SNR的最大值

图16．针对ADAQ23875和ADN4654盘算得出的ENOB的最大值

结论

控制ADC中采样保持开关的信号（或时钟）中的发抖会影响细密高速DAQ信号链的SNR性能。在选择组成时钟信号链的各个部件时，相识会使总发抖增添的种种误差源很是主要。

当应用需要将DAQ信号链与背板隔离时，选择低附加发抖数字隔离器是保持精彩的SNR性能的要害。ADI提供低发抖LVDS隔离器，可资助系统设计职员在隔离信号链架构中实现高SNR性能。

参考时钟是采样时钟发抖的第一泉源，以是需使用低发抖参考时钟以实现隔离高速DAQ的精彩性能。此外，还需确保FPGA和参考时钟之间路径的信号完整性，制止路径自己带来分外误差。