三星路线图在3nm的时候，三星计划引入了gate-all-around（简称gaa），也就是环绕栅极。相比于现在的finfet tri-gate三栅极设计，这个重新设计了底层结构的晶体管能克服当前技术的物理、性能极限，增强栅极控制，获得性能大大提升。在日前的iedm上，三星晶圆代工业务负责人表示，三星已经完成了3nm工艺技术的性能验证，并且在进一步完善该工艺，目标是在2020年大规模量产。
所谓gate-all-around (gaa) ，有时候被称作横向纳米线场效应管。这是一个周边环绕着 gate 的 finfet 。按照专家的观点， gaa 晶体管能够提供比 finfet 更好的静电特性，可满足某些栅极宽度的需求，这主要体现在同等尺寸结构下,gaa沟道控制能力增强,因此给尺寸进一步微缩提供了可能;传统finfet的沟道仅三面被栅极包围,而gaa以纳米线沟道设计为例,沟道的整个外轮廓都被栅极完全包裹住,这就意味着栅极对沟道的控制性能就更好。从平面晶体管到gaa的演进从cadence博主paul mclellan的文章我们可以看到，三星研究人员将将他们采用全环栅（gaa）晶体管设计的3nm cmos技术叫做多桥通道（mbc）架构。据介绍，这个由纳米片（nanosheets）的水平层制成的沟道完全被栅极结构包围。
三星声称，这种技术具有高度可制造性。因为它利用了该公司现有的约90％的finfet制造技术，而只需要少量修改过的光掩模。他们用它构建了一个功能齐全的高密度sram宏。他们表示，该工艺具有出色的栅极可控性（65 mv / dec亚阈值摆幅（subthreshold swing）），这比公司的finfet技术高31％，且因为纳米片通道宽度可通过直接图案化来改变，这就给设计提供了灵活性。
在大家为晶体管的未来感到担忧的时候，三星给大家做了一个好指引。
imec发布16nm dram与cpu等芯片相比，dram内存在20nm节点之后也放缓了速度，线宽减少越来越困难，40nm工艺的dram内存芯片线宽减少约为5-10nm，20nm工艺的线宽减少就只有2-3nm了，更先进的工艺减少线宽就更困难了。能量功耗，带宽，延迟和制程升级成为了dram业者关注的重要问题，这也让厂商举步维艰。
以三星和sk海力士为例，据台湾媒体digitimes在今年五月的报道，韩国两大存储巨头的18nm制程双双出现了良率问题，并遭到数据中心客户退货，且在改善前将暂缓出货，受到影响的业者包括亚马逊及阿里巴巴、腾讯、华为等大厂，台湾地区业者也陆续于近1~2周内获得讯息。报道进一步指出，三星18nm制程并非第一次传出质量疑虑，先前已修改过2次设计，原本业界以为第3次改良将可安全过关，不过高阶服务器产品应用于数据中心的要求较为严格，环境测试也较为严峻，在dram制程持续微缩下，导致符合规格的产品良率较难稳定控制。
在18nm已经如此艰难，但专家认为20nm以下，dram工艺预计将经过两到三次的技术迭代，可以称之为1x nm，1y nm，1z nm。其中，1x nm位于16nm和19nm之间，1y nm则定义为14nm到16nm，1z nm则是12nm到14nm。随著而来的晶体管泄漏电流等问题就成为了悬在开发者头上的达摩克利斯之剑。dram技术演进图，几乎所有厂商的1x、1y和1z路线图都延期了但imec的研究人员宣称他们找到了新的解决方法。
首先我们先看一下其原理。所有的dram存储器都包括电容器—晶体管对的阵列，他们通过充放电将其数据作为电荷存储在电容器中;电荷的存在表示“1”，不存在时是“0”。这些数字的操作是计算机编程的基础。但由于空间限制，使得难以在pitch内封装足够的电容，因此业界难以将dram扩展到16nm及更小的工艺制程。
imec研究人员则表示，他们使用了使用新的介电材料（srtio3或sto），并使用原子层沉积（ald）工艺去pattern，打造了11nm的柱状电容。通过调整电容器和生长它的srruo3（sro）外延模板的材料特性，研究人员实现了非常高的介电常数（k~118）和低漏电（±1v时10-7 a / cm2）。这意味着可以使用柱形电容器代替现有的杯形电容器，而不会在降低数据存储能力方面付出太多代价。这些结果使sto电容器适用于16nm和更小dram的持续缩放。
ibm在多个新领域的探讨普通人对于ibm的了解，就是他们曾经的pc和power处理器，但其实过去多年来，ibm在很多先进半导体科技上的研发领先于很多厂商，在本届的iedm2018上，他们也带来多个对未来技术发展的想法分享：
首先是electrochemical synaptic cell。
按照ibm的说法，我们现在为神经形态计算研发的synaptic cell （如rram和pcm等非易失性存储技术）具有非理想的切换特性（例如，不对称的重量更新（asymmetric weight update），有限的耐用性（limited endurance）和高水平随机性（elevated levels of stochasticity）或随机行为（random behavior)））。
为解决这些问题，ibm研究人员将介绍一种新型可扩展电化学随机存取存储器（electrochemical random access memory，简称ecram）器件，该器件基于氧化钨（wo3）中的锂（li）离子嵌入，可用作可扩展的synaptic cell。这些非易失性ecram显示出高水平的开关对称性和线性度，良好的数据保持能力，以及多达1,000个离散电导水平，这可用于大型存储器阵列中的多级操作。
研究人员还展示了这个器件成功的高速编程能力。他们使用5ns脉冲宽度和300x300nm2 ecram器件。对于缩放的100x100nm2器件，预计具有1 fj的超低开关能量。基于实验数据的mnist图像识别模拟显示96％的准确度。
其次，解决内存计算的主要挑战；
我们的特约撰稿人李飞在其文章《内存内计算，下一代计算的新范式？》中说到了“内存墙”问题，而ibm在iedm 2018上带来了解决基于pcm内存内计算的一个大挑战——“精度有限”。他们提出了一种设备级解决方案，也就是他们所说的proj-pcm。
据介绍，这个方案可以实现ai相关计算所需的标量乘法数学（scalar multiplication mathematics）的高精度（8位）和低功率（60 nw）。相变材料是高度非线性的，新颖的proj-pcm器件采用所谓的projection segment（金属电阻器），以便在读取存储器时稳定材料的电导（electrical conductance），从而降低噪声和温度漂移。他们构建了一个用于图像识别的单层神经网络，包括30个proj-pcm设备并对其进行离线训练，之后即使在高温下也能表现出无差错的模式识别性能。
这个方案具有存储和处理数据的双重功能，其单独的架构调整可以将能耗降低90％以上，并且相变存储器（pcm）可以获得额外的性能提升。该属性使其能够执行计算，研究人员预测的pcm（proj-pcm）使pcm在很大程度上不受电导变化的影响，从而实现比以前更高的精度。按照论文介绍，这个方案不但能够以 8-bit 精度训练深度学习模型，同时保持图像、速度、文本数据集类别的模型精度。
除此之外，ibm还在探索用iii-v族材料代替si沟道材料的方法。
他们表示，iii-v材料提供了硅没有的几个优点：如较低的有效质量，较高的迁移率和直接的带隙，这使它们更适合光子和隧道器件。硅已经并将继续成为电子行业的首选半导体，因为si丰富，低成本，坚固并且在高质量sio 2氧化物方面提供理想的钝化。为了结合两者的优点，在si上集成iii-v材料具有很高的技术和经济意义，并且已经被追求了多年。
与基于si的电路紧密“联系”的iii-v器件可以提高系统性能，甚至可以实现新的应用领域，预期其系统制造成本将显着低于分立芯片封装方法。
si上iii-v材料和器件的各种应用空间的示意图他们开发了一种新的外延生长方法，在在si上沉积iii-v材料，从而获得良好的材料质量。最重要的一点是，该工艺与cmos工艺兼容，这就是他们所谓的“模板辅助选择性外延”（template-assisted-selective-epitaxy，缩写tase）工艺。
ibm的这个工艺设计是为了将高迁移率材料集成成纳米级别的sheets而设计的，他们也si上集成了高性能ingaas gaa nanosheet n-fets。据报道，nanosheets的厚度可以做到10nm，晶体管的栅极长度小于40nm，且栅极金属环绕通道，以实现最佳的栅极控制。si上集成三五族材料的范例这些器件具有出色的电流驱动能力（ion =355μa/μm），以及72 mv / decade的亚阈值摆幅（subthreshold swing）。研究人员表示，通过缩放栅极长度/nanoshee尺寸可以进一步提高器件性能，且这些器件与当前的硅制造工具兼容。每年十二月，在美国旧金山或华盛顿哥伦比亚特区其中一处举行的年度电子会议。此会议作为一个论坛，在其中报告半导体、电子元件技术、设计、制造、物理与模型等领域中的技术突破。这个会会议就是ieee国际电子元件会议（international electron devices meeting，缩写：iedm）在每一界的iedm上，全球工业界与学界的管理者、工程师和科学家将会聚集在一起讨论纳米级cmos晶体管技术、先进内存、显示、感测器、微机电系统元件、新颖量子与纳米级规模元件、粒子物理学现象、光电工程、功率与能量收集元件、高速元件、制程技术、元件模型化与模拟。 会议也涵盖硅、化合物、有机半导体与新兴材料系统元件的讨论和简报。文章来源：半导体行业观察综合自互联网
