为了使ispmach 4000ze cpld的动态功耗最小化，现在classic 1.4 fitter针对未使用的i/o和时钟源自动使能器件的power guard功能，从而避免了不必要的内部开关电路的功耗。isplever classic 1.4软件还包括针对广受欢迎的ispmach 4000 cpld系列而改进的功能和学习资料。4000系列的综合接口已经升级，添加了更多的优化控制和一种参考synplify 设计约束（synplify design constraint，sdc）文件的方法，用于时序控制。已经扩展了isplever classic软件的在线帮助功能，这使得使用莱迪思的cpld设计将更方便有效。现在的在线帮助包括针对ispmach 4000架构特性和功耗估计的重要技巧“how to”主题。新的“通用”原理图库文件手册说明了spld和cpld器件系列间通用的逻辑符号。classic 1.4设计软件随ispvm™系统17.8编程环境一起提供。
关于 isplever classic设计工具套件
isplever classic是针对莱迪思cpld和成熟的可编程产品的设计环境。它可以应用于莱迪思器件的整个设计过程，从概念设计到器件jedec或位流编程文件输出。莱迪思的客户可以从lattice diamond™设计软件中访问包括machxo™ pld系列的最新的pld和fpga产品。通过isplever classic创建的原理图/vhdl或原理图/verilog hdl设计输入项目与lattice diamond设计软件向前兼容。
第三方工具支持
除了可供下载的适用于莱迪思器件的synopsys synplify pro和active-hdl lattice网络版提供了莱迪思器件支持外，synopsys synplify pro和aldec active-hdl的所有版本均支持莱迪思的器件。
莱迪思半导体日前发布了isplever® classic设计工具套件1.4版。isplever classic设计软件已经升级，添加了带有hdl analyst功能集的synopsys synplify pro，以及改进的ispmach® 4000ze cpld fitter，具有更好的功耗优化功能。
synplify pro hdl analyst为设计师们提供了快速直观地实现高阶寄存器传输级（rtl）verilog或vhdl的方法。设计师可以在图和源代码之间进行交叉查询，以确保其使用的编码方式对目标cpld器件来说是最高效的。例如：有限状态机（finite state machines，fsm）是cpld设计中常见的功能。fsm由hdl analyst自动提取并以气泡图方式显示，带有状态变化箭头和一张状态编码表。
