在无线通信系统中，一个低抖动、低噪声的时钟信号是必不可少的。锁相环目前被广泛应用于产生高精度的时钟信号，例如为无线射频收发机系统提供稳定的本振时钟信号。低噪声的本振信号对于无线收发机系统的整体性能起着至关重要的作用。
在传统电荷泵锁相环中，由于分频器的作用，带内噪声性能会被很大程度恶化。通常情况下，会选取较小的环路带宽来抑制由鉴频鉴相器和电荷泵所带来的带内噪声。然而，减小环路带宽会增加锁相环的锁定时间以及芯片面积。
由于亚采样锁相环在锁定状态下没有分频器的作用，所以能很好地解决环路带宽与噪声之间的折中问题，既能获得大的环路带宽，又能减小锁相环的相位噪声。
本文分析了传统电荷泵锁相环的带内噪声，提出了低噪声亚采样锁相环，给出了电路各模块的具体实现和电路仿真结果。
传统电荷泵锁相环的带内噪声
传统电荷泵锁相环（cppll）的基本结构，主要由鉴频鉴相器（phase and frequency detector, pfd）、电荷泵（cp）、环路滤波器（low pass filter, lpf）和压控振荡器（vco）组成。图2所示为cppll的相位噪声模型，kd为pfd/cp线性增益，flpf(s)为环路滤波器的传输函数，kvco/s为vco的增益。
2sspll工作原理及噪声分析
本文提出的亚采样锁相环基本结构框图，主要由核心的亚采样环路（core loop）及锁频环（fll）构成。如果仅使用核心电路，由于sspd的捕获范围有限，在采样的过程中，采样器无法区分被采样的频率是所需的n·fref 还是fref 的其他谐波,故加入fll可以得到所需的锁定频率。sspd采用参考信号ref对vco的输出进行采样。使用相同的sspd/cp作为dummy采样器，可以消除从采样开关到vco的电荷注入和补偿bfsk效应［4］，从而使采样pll的参考杂散性能得到优化。
当环路未锁定时，核心采样电路与fll一起工作，当ref与fll中分频器输出div相位差小于π，pfd的输出会掉入死区（deadzone），使得cp2无法开启，fll停止工作，只有核心采样电路单独工作，直至锁定。当环路锁定时，ref的上升沿与vco差分输出波形的交叉点对齐。sspd采样后，可以通过cp将采样的电压转化为上下电流iup和idn。因为ref采样得到的电压相等，所以cp的上下电流相等，从而vco控制电压vctrl保持恒定不变，环路锁定。
sspll环路瞬态响应，可以看出sspll的输出频率随着vco控制电压的变化而变化。a区域表示系统检测ref与div相位差小于π，但频率在ref的其他谐波处，未锁定。此时，fll不工作，cp2输出为0，只有sspd/cp有电流输出，sspll输出频率大于所需锁定频率，ref与div相位差逐渐累积增大；b区域表示m1处，ref与div相位差积累至大于π，cp2开启，环路滤波器放电使得vctrl电压降低，从而sspll输出频率降低，使其接近锁定频率n·fref；在c区域中的m2处，环路开始锁定，vco控制电压和sspll输出频率保持不变。
sspll的输出频谱（spectrum）和相位噪声性能。从图中可以看出，sspll的参考杂散为-79.81 dbc,在偏移载波频率200 khz处，带内噪声为-124 dbc/hz。sspll的版图，核心电路面积为750 μm×560 μm。
结论
本文介绍了亚采样锁相环电路的工作原理，重点对比分析了亚采样锁相环与传统电荷泵锁相环的噪声性能。基于tsmc 180 nm的工艺，在1.8 v供电电压下，sspll的功耗为7.2 mw；在偏移载波频率200 khz处，带内噪声为 -124 dbc/hz；参考杂散为-79.81 dbc。
来源：aet
