近来在整个半导体产业生态系统中，涵盖设计、制造到测试的各家公司们正致力于进行着整个产业从未做过的事情：他们彼此间正通力合作。
芯片开发工艺流程各环节之间的互相依赖关系意味着更强的联合以及更密切的合作是必不可少的。其中一种引领这种方式的领域就是设计与测试之间的关系。然而，最新的设计都需要传统可测试性设计(dft)五金|工具之外的解决方案以有效地实现良率。
为了满足这种需求，业界已经促成了成功的合作以解决满足65nm和以上工艺的良率目标时出现的新挑战。来自eda、ate、良率管理方案供货商和制造商代表们共同组成了‘标准测试数据规格’(stdf)的‘faildatastandardizationgroup’小组，并且已经投入一年多的时间于开发一个更刻不容缓的数据标准工作上，该标准有望将出错的数据分析信息应用到设计过程中，从而缩短实现良率所需的时间。
对于半导体产业而言，制造良率始终是一项关键性因素。在65nm及以上工艺，收集和分析量产中的结构出错信息的任务对于提高良率是势在必行的。
潜藏的设计缺陷以及工艺问题影响着芯片良率。这些不可见的缺陷无法被传统的测试流程检测出来，可能造成灾难性的后果。这种情况影响着晶体管性能，同时还令性能实现复杂化。同时设计也受到前后制约。eda工具要精确设计电路性能变得愈加困难。业界急需开发出更容易诊断出测试错误的测试解决方案，并寻找将潜在良率统计信息反馈到设计周期的途径。新兴的可制造性设计模型能在三种良率环境下运行：随机、参数和系统缺陷。目前系统缺陷已超越随机和参数缺陷居支配地位。设计需要将良率信息返回到设计流程内。
越来越多的制造商们正采用量化的诊断流程，在该流程中，内部节点中的错误数据可在量产时被收集，并采用由eda供应商所提供的诊断工具进行处理，以便找出错误的结构。有关错误的结构信息采用统计方式进行分析，以找出提高良率的机会。
尽管目前已经存在有效的结构测试技术可在制造测试期间收集必要的资料，但迄今为止，仍然没有一项可在测试与良率设计(dfy)分析之间进行储存与交换结构错误数据的有效标准格式。
由于一般的半导体制造商都采用来自多家供应商的设计工具和测试硬件，因而使得标准数据储存格式的缺乏变得更为复杂化。为了实现测试和设计之间必要的整合度，以便获得更有效的良率提升，业界需要一种针对错误信息的标准化格式，这样才能取得从自动化测试装置中所产生的错误信息，并兼容所有eda工具。
stdffail data standardization group组织于2006年在国际测试大会上成立，旨在通过合作来定义存储这种结构出错信息的标准。该组织的全体成员都认识到了这个议题的严重性。现在，我可以自豪地说，我们已经完美地解决了这个问题，我们的工作广受瞩目，并且刻不容缓，我们力争尽可能快地建立一个有效的标准。该标准的最初数据模型已经成形，1.0版本很快就会发布。
