全速测试性能在大量新功能的帮助下有了大幅改进，包括在测试模式期间使用片上产生的功能时钟。目前许多设计都工作在非常高的频率下，并且包含有很多时钟。片上锁相环(pll)是一种创建内部时钟的常见方法。通常伴随pll的还有乘法器、除法器以及其它时钟控制电路。不需要过多的附加逻辑就能充分发挥用于测试的这些功能时钟的作用。
大多数公司会在设计进入版图阶段之前使用静态时序分析(sta)检查功能时序。作为sta过程的一部分，设计师可规定设计的时序约束和时序异常。过程的输出是synopsys设计约束(sdc)文件，该文件包括了过程中其它五金|工具需要的时序信息。
以下是针对创建高质量全速测试程序的一些建议。
应该
使用片上用于测试目的的功能时钟获得比片外时钟更高精度的结果。确保自动测试程序生成(atpg)工具能够利用片上时钟和时钟逻辑实现全速测试图案。
.如果器件的制造特征尺寸在130nm以下，应在测试仪器|仪表中增加转换故障模型测试图案。该模型可以通过查找每个内部节点上的缓慢上升或缓慢下降变化检查出时序缺陷。
.在测试关键路径或总体器件时序表征检查时使用路径时延故障模型。一些公司也使用路径时延故障模型进行速度分级。
.使用静态时序分析定义和规定时钟与时序关系，从而使建立和保持时间能被检查。路径宽松时间也可以计算，有助于发现关键路径。这些路径再送到atpg工具创建路径时延图案。时序异常路径也有规定。
.使用能够在图案产生期间自动处理时序异常的atpg工具。
不应该
.如果器件上已经有这些功能时钟，那就不应该为了支持高速时钟而在复杂的自动测试设备上花费太多的时间。一些引脚的i/o焊盘无论怎样都无法处理很快的外部时钟速度。
.采用130nm以下工艺制造的设计不应该依赖连续故障模型。相关论文指出，随着几何尺寸的缩小，缺陷与时序的关系将越来越密切。许多问题与在器件上创建小于制造用光刻波长的特征尺寸和形状有关。
.不解决故障和多周期路径就创建全速测试图案。如果这些问题不解决，atpg工具创建的测试图案的期望值将是器件无法实现的，从而极易导致测试图案的仿真失配，并可能使好的器件通不过测试。
.在atpg过程中只约束x轴的时序异常路径端点。这种老方法将降低测试覆盖率，并导致测试图案仪上有更多的x点。它会屏蔽掉可用于其它全速测试路径的观察点，从而使芯片的某些部分无法被测试到。
图：传统测试方法与新方法的效果比较。
