众所周知，向65nm设计规则的转变意味着逻辑密度和性能的大幅提升，但这并非简单借助摩尔定律就能获取。要顺利实现向65nm节点的过渡，需要在工艺技术、电路设计、物理布局以及软件方法学等方面进行努力。
赛灵思不久前在全球率先推出65纳米virtex-5平台的fpga产品，据该公司称，与现有90纳米virtex-4系列相比，virtex-5可以实现性能和逻辑密度分别提升30%和65%，同时动态功耗降低35%。正因如此，在赛灵思virtex-5 lx器件的北京发布会上，一些业内人士认为virtex-5系列的表现令业界激动。不过，也有人士指出，virtex-5在其中国本地化应用的过程中，会面临不少挑战，诸如功耗、信号完整性、rocketio等问题仍是令中国设计者望而却步的几大因素。
调整流程
与任何进行65nm工艺的开发者一样，virtex-5的设计工程师们需要关注的一个重点，就是工艺可变性。“我们必须以我们所了解的技术可变性来定义模型。”赛灵思先进产品部负责产品开发的副总裁suresh menon表示，“我们必须进行随机失配处理，而这是一项建模设计工作。”
“为了将工艺变化考虑在内，有必要对多个工艺拐点(process corner)进行仿真。而这样做则使得对仿真cpu的需求呈指数增长，而同时用于仿真的授权技术和设备也将增加。当考虑所有变化后，65nm节点所需的仿真计算时间要比90nm节点多出5到10倍。”menon指出。
“从工艺角度来看，”赛灵思半导体技术副总裁david gitlin介绍，“首先，我们的设计师采用的是基于自组镍硅化物结构的应变硅晶体管，该结构能够实现晶体管快速开关；其次，我们采用三栅极氧化层技术，为用于逻辑核和存储器单元(最薄的氧化物)、互连架构(中等厚度的氧化物)以及fpga的i/o部分(最厚的氧化物，处理较高的i/o电压)的晶体管进行不同的漏电流/性能优化。第三，我们采用不同的阀值电压，对芯片内不同部分的工作电压进行优化，以降低功耗和漏电流。例如，内核逻辑的工作电压是1.0v。”
为了避免可制造性设计(dfm)的复杂化，在电路设计转化到物理布局和掩膜的过程中对可能出现问题的“热点”进行隔离十分关键，gitlin指出。为了迎接这一挑战，赛灵思与几家从事dfm的新创公司合作，并采用了它们的一些工具。赛灵思还与东芝及台联电合作定义工艺拐点和dfm规则，以便使这两家代工厂能基于相同的电路数据库制造芯片。
优化的模块和大量的i/o单元
virtex-5将包含多个专用优化平台。除了最先面世的专为逻辑密集型应用而优化的lx系列，在今年底和明年初，赛灵思还将推出lxt、sxt和fxt系列，分别针对如下目标应用：需要逻辑和高速串行接口的场合、带高速串行端口的数字信号处理、带高速串行接口的嵌入式系统。
lx系列所提供的i/o单元速度最高达1.2gbps，而lxt、sxt和fxt系列内的高速串行接口能提供高达6gbps以上的速度。与赛灵思virtex-4系列中的芯片一样，每款virtex-5 fpga都包括逻辑结构、专用的ram模块、针对dsp算法进行优化的专用但可配置模块，以及大量的i/o单元。
尽管virtex-5的基本逻辑架构仍然以专为virtex-4打造的asmbl为基础，但是通过对设计流程进行模块化处理，virtex-5的每一个模块都能独立得到优化从而实现最佳性能，赛灵思负责产品开发的副总裁steve douglass表示。由于采用了65纳米设计规则和12层金属互连，赛灵思还得以对asmbl架构进行多项改进，从而使最大的virtex-5逻辑密度超过了320,000个模块。
expressfabric互连结构和12层金属互连可以使virtex-5利用比virtex-4更少的逻辑层来实现复杂的逻辑功能，同时还允许利用更少的跳线来连接相邻构建模块。这样可以减少数据路径延迟，并增加时钟速度。
图：6输入lut提升逻辑效率
virtex-5 fpga中的可配置逻辑模块(clb)所需的芯片面积比virtex-4中的clb要少得多，它们整齐地平铺在芯片的逻辑内核中，而8个6输入查找表(lut)和8个触发器以及额外的逻辑资源则被分组置于每个clb上。
芯片上的其他模块包括用来支持dsp操作的增强型乘法累加器、双端口bram/fifo存储器(36kb/模块，也可当作两个独立的18kb模块使用)，以及能够在高达550mhz频率下工作的时钟管理模块。该bram还包括一个64位的错误检查修正(ecc)部分。
增强型dsp模块(dsp48e)基于25x18位的乘法器(virtex-4使用的是18x18位)，并且能够通过级联来提供更大的乘法器位宽。位数的增加对较大型的乘法器而言，意味着较少的串联级数，这样可以带来更高的整体性能和逻辑利用率。
virtex-5中的时钟信号由时钟管理管道(cmt)模块产生，在lx系列最大规模的产品中，cmt的数量高达六个。每个cmt中包含两个数字时钟管理器(dcm)和一个锁相环(pll)，其中pll用来驱动全局时钟缓冲器，或被级联用于滤除抖动。这
