日前，德州仪器 (ti) 宣布了 65 纳米半导体制造工艺技术的详细信息，与90纳米技术相比，采用该技术可将晶体管体积缩小一半，性能提高 40%，从而保持了制造工艺新生技术之间两年的换代周期。此外，ti 的新型技术不仅可将空闲晶体管的功耗降低 1,000 倍，而且还同时集成了数亿个晶体管，以支持片上系统 (soc) 配置的模拟与数字功能。该公司目前已经有 4 mb sram 内存测试阵列投入正常使用，并计划于 2005 年第一季度推出采用新工艺技术构建的无线产品样片。
ti 首席技术官 hans stork 说："与 ti 成熟的 90纳米生产工艺相比，其 65 纳米 cmos 工艺技术使晶体管密度提高了一倍，ti可于明年年初为客户提供具有65 纳米工艺技术优势的产品，从而确定了ti在该技术领域的领先地位。随着功能方面的显著增加，ti提供了采用65 纳米工艺技术的高集成度soc 设计，在产品功耗管理上，我们取得了巨大的进步，在业界处于领先地位。"
随着多媒体与高端数字消费类电子产品的功能不断被集成到诸如无线手持终端等产品中，而这些产品通常采用电池供电或对当今极其复杂的处理器所产生的热量非常敏感，因此低功耗设计成为了 ti 客户的主要考虑因素。作为解决这一问题总体战略的一部分，ti 将首先在无线应用的芯片中推出采用 65纳米节点的 smartreflex™ 动态电源管理技术。
这种创新型技术将根据用户需求自动调节电源电压，有助于控制诸如 ti omap™ 应用处理器等器件的功耗。通过使用 smartreflex 可以仔细监视电路速度，以调节电压，实现在不降低系统性能的情况下准确地满足性能要求。因此，可以使用最低的功耗来支持每种工作频率，从而延长电池使用寿命并降低器件产生的热量。
采用多方面的方法进行电源管理
ti在半导体制造基础设施方面投入了巨额资金，并在开发周期的初始就将其工艺技术开发与芯片设计方法紧密结合在一起，以充分利用其在整个产品范围的专业技术。电源管理仅与以下两个方面密切相关：半导体工艺技术如何应用于内核晶体管层以及电路设计层。
ti的若干种创新技术采用了 65 纳米工艺技术，以降低晶体管在空闲时的功耗，如手机来电之前处于待机模式时的这段时间。某些 65 纳米创新技术包括 sram 存储区的向后偏置 (back-biasing) 、可使电压降至极低的保留触发电路，该电路无需重写逻辑，以及smartreflex 电路，其可根据较高或较低电压的应用要求做出动态响应以提高性能或降低功耗。总而言之，65纳米工艺的电源管理创新技术能够将功耗降低 1,000 倍。
sun 微系统公司处理器与网络产品小组的执行副总裁 david yen博士说："ti先进的 65纳米工艺技术为 sun 微系统公司奠定了新一代 64 位处理器设计的基础，以支持我们'吞吐量计算'计划及 ultrasparc™发展策略。除了需具备出色的处理性能之外，功耗也是我们历年都要评估的重要衡量标准。ti 在电路层及晶体管层均采用了其创新技术，以帮助 sun 微系统公司在解决芯片及系统级电源管理问题方面始终处于领先地位。"
适用于 soc 设计的灵活工艺
通过改进90纳米工艺以充分利用经济高效的 cmos，ti 将提供数种优化 65微米工艺技术的方法，以平衡各终端产品或应用的独特需求。而这一独特需求通过调节晶体管的门长度、阈值电压、门电介质厚度或偏置条件等即可实现。ti 的 65 纳米设计库将为电路设计人员提供众多无可匹敌的选项，其中包含可最大限度提高设计灵活性与优化性能的多种不同电压的晶体管。
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