摘 要：随着数字系统和计算技术的发展，逻辑分析仪在高速硬件逻辑测试和软件状态分析中显得尤其重要。由于目前台式逻辑分析仪的价格比较昂贵，使得它不能普遍应用于教学和科研实践中。本文介绍一种基于pc机增强型并行口的个人逻辑分析仪设计技术。该技术充分利用pc机的丰富资源，通过增强型并行口，采用现场可编程门阵列的在系统可重构技术和面向对象的软件设计方法，实现数字域的逻辑分析功能，其特点灵活、便携。此仪器可广泛应用于电子对抗、雷达、通信以及教学实验等数据域的测试与分析。
关键词：增强型并行接口；数据域；触发方式；现场可编程门阵列
逻辑分析仪是随着数字技术和计算技术的发展而产生的一种适用于硬件分析和软件分析的崭新的测量仪器［1］。用来实现对某种感兴趣的触发事件实时地获取逻辑信号，并以时序、状态以及ascii码等多种方法显示这些信号，其主要特点是通过适当的触发方式设置，显示触发事件到来之前或之后捕获的信号。
尽管逻辑分析仪能够给现代电路系统设计和测试带来极大的方便，但由于国外公司生产的台式仪器价格比较昂贵［1］，使得逻辑分析仪还不能如示波器那样普遍应用于教学和科研实践中。而本文所研制的基于pc机的个人逻辑分析仪充分利用计算机的存储、显示以及接口资源，具有台式逻辑分析仪的功能，且灵活、便携。
1 工作原理
图1为本文设计的基于pc的个人逻辑分析仪简化原理图，它主要包括计算机接口、触发识别、数据采集、数据存储和数据显示等五大部分。数据显示部分由pc机的显示系统完成，其他部分由系统硬件实现。数字域［2］的逻辑分析不单纯是数据采集与显示的过程，它还应能根据测试者的要求，实时地跟踪、识别感兴趣的触发事件，并以各种方式显示事件到来前后被测系统的状态，可方便地解决测试系统中存在的逻辑状态问题。
增强型并口(enhanced parallel port，epp)接口模式是pc机并行接口模式的一种，从第三代计算机开始被广泛应用于各种计算机外部设备，只需一根25针的并口连接电缆即可实现外设与计算机的连接，操作简便。
触发识别模块是完成逻辑分析测试功能的关键部分，它不但包括普通测试中的内、外触发，正、负边沿触发功能，还应具有状态触发、毛刺触发以及各种事件的组合触发功能。
对于数字域系统测试，本文所关心的重点并不是信号在连续时间上的电压值，而是在采样时钟作用下各路信号的逻辑电平值。本系统的输入包括96个逻辑通道，每个通道的信号在所选择采集时钟的作用下，分别与用户预先设置好的阈值(门限)电平进行比较，形成逻辑电平后存入数据存储区。可设置的阈值电平有ttl、ecl以及用户自定义电平(范围为－6～＋10 v)，可根据输入信号的具体情况选择设置，测试数据的电压范围为－25～＋25v。
系统设计的另一个关键技术在于数据存储速度与数据采集时钟频率的匹配。为了降低系统设计成本，本文选择的静态存储器(sram)读写速度不高，同时为了保证更高的采集频率，在设计中必须采用降速存储技术。
2 基于pcepp的逻辑分析仪设计
由intelxicor和zenith公司发起制定的增强型并行口(enhanced parallelport，epp)协议以及之后的ieee1284标准极大地改善了pc机并行接口的数据传输能力，使在epp模式下的数据传输速率达到了接近标准pc内部isa总线的能力［2］。它充分利用标准并行口(standard parallel port，spp)保留的寄存器端口，通过pc机与外设的握手方式，实现双方数据通讯的速度匹配，方便地实现pc机并行口的双向数据传输，所以epp给开发者提供了更强大的功能和更灵活的设计手段。有关epp协议接口信号定义及其读写时序可参阅文［2］或其他相关文献。
图2所示为本文逻辑分析仪设计总体框图，图中isp器件采用的是altera公司的acex1k系列fpga器件，主要完成接口协议、存储器地址、触发识别功能、降速存储以及系统所需的各种控制信号的产生。
图2中的／wr为外部数据静态存储器(sram)的读写信号，／ce为sram的选通信号，它们之间的时序关系与普通sram时序相同；sel为数据总线多路选择器地址信号，均由fpga产生。
2．1 接口模块设计
接口模块是控制信号及数据传输的通道，主要完成epp协议的时序译码。而epp接口协议中的关键信号是外设与pc机的握手信号(／wait：计算机并口的pin11)，地址／数据的读写时需要／wait＝1。／wait的功能类似于isa总线i／o操作中的i／ochrdy，外设可以利用该信号控制自身所需的建立时间，从而使pc机的读写速度与外设匹配。
图3为一个周期的epp地址写和数据读时序图，它由下面的程序执行后产生：
－outportb(0x37b，addr)；／／写地址
data=-inpor
