摘要：主要介绍在tms320c54xdsp上如何实现扩展精度的乘法、iir滤波器的基本原理和算法实现，以及二阶级联iir滤波器应用于均衡器的具体编程实现。
tms320c54x（以下简称’c54x）是ti公司于1996年推出的新一代高性能定点dsp。该系列芯片具有很高的性能价格比、体积小、功耗低、功能强，已成为通信、计算机、消费类电子产品等领域的重要器件。数字滤器的设计是数字信号处理领域的一个重要部分。在用定点dsp器件设计数字滤波器时，一个重要的问题就是由于硬件字长精度有限，运算会出现溢出。iir滤波器可以用较少的阶数获得很高的选择特性，所用的存储单元少、运算次数少，具经济、高效的特点。在相位要求不敏感的场合，如语音通信等，很适合用iir滤波器；但是在有限精度的运算中，可能出现不稳定现象。因此，有必要讨论一下如何在定点的dsp芯片’c54x上实现扩展精度的iir滤波器。
1’c54xdsp上扩展精度乘法的实现
’c54x芯片的cp内含有2个40bit的累加器（acca和accb）、1个17×17bit乘法器以及1个40bit加法器。这就使得该乘法器可以实现2个无符号数、2个有符号数或无符号数和有符号数的乘法。
累加器acca和accb存放从alu或乘法器/加法器单元输出的数据，也能输出到alu或乘法器/加法器中。累加器包括3部分（见图1）：
①保护位（bits39～32），用来作为计算的前部留空（headmargin），防止在迭代运算（如自相关）中产生溢出；
②高位字（bits31～16）;
③低位字（bits15～0）。
’c54x芯片内部的特点，使得扩展精度计算行之有效。其中一个就是进位的处理。算术逻辑单元alu执行大多数指令操作，如循环与移位操作都会影响进位。进位操作通过调用st0，设置或重设状态寄存器来修改。正常操作中，为了使累加器不至于装入饱和值，溢出模式应该设置为ovm=0。
’c54x内部的2条数据总线（cb和db）允许一些指令在其周期内操作32bit操作码。长字节操作指令和双精度加减指令使用了32bit操作数，能够高效地实现多精度算术操作。硬件乘法器能够对有符号和无符号数进行操作，可以乘2个有符号数和2个无符号数。这样，32bit的乘法就能有地进行。
2个32bit整数的乘法，需要有1次乘法、3次乘法/累加和2次移位运算。其结果是1个64bit的整数，实现程序如下（假设事先已设好sxm=1，ovm=0）。
数据存储如下：h1，l1存32bit操作数；h2，l2存32bit操作数；r3，r2，r1，r0存64bit乘积
stm#l1，ar1；ar2→l1
stm#l2，ar3；ar3→l2
ld*ar2，t；t=l1
mpyu*ar3+，a；a=l1*l2
stla，@r0；保存r0
lda，-16，a；a=a>>16
macsu*ar2+，*ar3-，a；a=l1*l2>>16+l1*h2+h1*l2
macsu*ar3+，*ar2，a；a=l1*l2>>
；16+l1*h2+h1*l2+h1*l2
stla，@r1；保存r1
lda，-16，a；a=a>>16
mac*ar2，*ar3,a;a=（l1*l2+h1*h2）>>16+h1*h2
stla，@r2；保存r2
stha，@r3；保存r3
2iir滤波器的基本原理及编程实现
n级iir滤波器的脉冲传递数表达式为
它的差分方程表达式为
由上式可见，y(n)由2部分构成；第1部分是一个对x(n)的m节延时结构。每节延时后加权相加，也就是一个横向结构网络。第2部分也是一个n节延时的横向网络结构，不过它是对y(n)延时，因此也是个反馈网络。
数字滤波器运算结构的不同，将会影响系统运算的精度、误差、速度和经济性等性能指标。在一般情况下，都要求使用尽可能少的常数乘法器和延迟器来实现系统，并要求运算误差尽可能小。然而，这些要求有时是互相矛盾的，例如，为了获得个有较小运算误差的结构，使用的乘法器和延迟器的数目往往并不是最少的。iir滤波器有以下几种基本网络结构：直接i型、直接ii型、级联型和并联型。各种结构都有其优缺点。鉴于级联型常用于均衡器中，而且优点比较突出，所以，以级联型为便详细介绍其算法实现。
iir滤波器在采用级联实现的，将传递函数分解为二阶传递函数的乘积，即
h(z)=h1(z)h2(z)…hm(z)
每一级的子滤波器hk(z)常取以下的形式：
一般级联实现都采用直接ii型结构作为子滤波器的网络结构。使用直接ii型的子滤波器的网络结构如图2所示。
二级级联iir滤波器的主要实现程序如下：
；***已初始化了pmst=ffa0h,st1=2300h,
;swwsr=0,ovm=1，frct=1，sxm=1
stm#x，ar1
