本文旨在通过一些UMTS的部分测试用例来介绍UMTS测试项目背后的一些测试原理以及系统原理。希望大家能通过本文了解一些测试项目背后的系统原理以及测试原理。
1、综述
本文主要针对UMTS终端射频测试规范介绍部分重要测试项目的测试原理，主要针对TS34.121规范中规定的射频测试项目进行介绍。由于UMTS规范从R99发展到R5、R6、R7、R8、R9等协议版本，信道结构等物理层基本结构都有较大变化，因此针对同一个测试项目，如最大功率测试，规范针对不同版本的终端也定义了不同的子测试项目。如最大功率测试就定义了5.2、5.2A、5.2AA和5.2B等几个测试项目。UMTS测试的复杂性也正来自于这些信道的过程、信道之间的时延关系。
本文以几个基本的UMTS测试项目为例，尽力表达清楚这些测试项目背后的系统原理以及测试原理。
1.1、触发方式的选取
在规范中经常能看到如下的两种描述，如5.2A中的描述：
The maximum output power with HS-DPCCH is ameasure of the maximum power the UE can transmit when HS-DPCCH is fully orparTIally transmitted during a DPCCH TImeslot.
5.2B中的描述：
The maximum output power with HS-DPCCH andE-DCH is a measure of the maximum power the UE can transmit when HS-DPCCH andE-DCH is fully or parTIally transmitted during a DPCCH TImeslot.
这两段描述的含义是要求我们在做TX测试的时候，参考图4.1，可知HS-DPCCH和E-DCH的发射具有非连续的特点，因此要求我们在这两个信道激活的情况下进行发射，此时可以验证相关信道激活情况下的射频性能。因此上述规范的描述就变成了一个找到相应上行物理信道的问题，该问题的答案我们可以在3GPP TS 25.211 7.7章中找到。
图1.1、上行信道时间关系
根据图1.1的描述，上行HS-DPCCH与上行DPCH之间的时间差为m*256 chips ,记为T1
其中m = (TTX_diff/256) + 101，该时延在CMU200中约为1024 chips。上行DPCH与下行DPCH之间的时间差即为DPCH在信道传输的空口时延，记为T2，下行DPCH同CPICH之间的时延为T_dpch_offset,记为T3，该参数以256chips为单位，在CMU200和CMW500中都可以直接配置。因此上行HS-DPCCH同CPICH的时延即为T1+T2+T3。
综测仪会根据下行的帧边界，即CPICH信道的时间和一系列系统的参数在一定范围内找上行的HS-DPCCH信道。在固定了第一个HS-DPCCH之后，由于该信道的周期为12ms，因此后续可以通过时间来确定HS-DPCCH信道实际的出现时间。
在实际操作中，直接在综测仪中选取HS-DPCCHTrigger即可！E-DCH的原理同HSDPA的原理类似，就不在这里详细介绍了！
1.2、动态的终端功率测试
在LTE系统中，一部分系统的特性会导致终端功率发生变化，比如TFC变化(包括DTX)，压缩模式下的Power Boosting，开环功率控制中PRACH的接入，闭环功率控制中DPCH的TPC响应，信道增益因子变化等。针对UMTS的功率变化过程，3GPP TS34.121规范制定了响应的测试项目，如表1.1：
技术专区
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