全数字锁相环的设计

锁相环(pll)技术在众多领域得到了广泛的应用。如信号处理,调制解调,时钟同步,倍频,频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现,而全数字锁相环(dpll)与传统的模拟电路实现的pll相比,具有精度高且不受温度和电压影响,环路带宽和中心频率编程可调,易于构建高阶锁相环等优点,并且应用在数字系统中时,不需a/d及d/a转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(soc)的深入研究,dpll必然会在其中得到更为广泛的应用。

  这里介绍一种采用verilog硬件描述语言设计dpll的方案。

dpll结构及工作原理

  一阶dpll的基本结构如图1所示。主要由鉴相器、k变模可逆计数器、脉冲加减电路和除n计数器四部分构成。k变模计数器和脉冲加减电路的时钟分别为mfc和2nfc。这里fc是环路中心频率,一般情况下m和n都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。

图1 数字锁相环基本结构图

鉴相器

  常用的鉴相器有两种类型:异或门(xor)鉴相器和边沿控制鉴相器(ecpd),本设计中采用异或门(xor)鉴相器。异或门鉴相器比较输入信号fin相位和输出信号fout相位之间的相位差фe=фin-фout,并输出误差信号se作为k变模可逆计数器的计数方向信号。环路锁定时,se为一占空比50%的方波,此时的绝对相为差为90°。因此异或门鉴相器相位差极限为±90°。异或门鉴相器工作波形如图2所示。

图2 异或门鉴相器在环路锁定及极限相位差下的波形

k变模可逆计数器

  k变模可逆计数器消除了鉴相器输出的相位差信号se中的高频成分,保证环路的性能稳定。k变模可逆计数器根据相差信号se来进行加减运算。当se为低电平时,计数器进行加运算,如果相加的结果达到预设的模值,则输出一个进位脉冲信号carry给脉冲加减电路;当se为高电平时,计数器进行减运算,如果结果为零,则输出一个借位脉冲信号borrow给脉冲加减电路。

脉冲加减电路

  脉冲加减电路实现了对输入信号频率和相位的跟踪和调整,最终使输出信号锁定在输入信号的频率和信号上,工作波形如图3所示。

图3 脉冲加减电路工作波形

除n计数器

  除n计数器对脉冲加减电路的输出idout再进行n分频,得到整个环路的输出信号fout。同时,因为fc=idclock/2n,因此通过改变分频值n可以得到不同的环路中心频率fc。

dpll部件的设计实现

  了解了dpll的工作原理,我们就可以据此对dpll的各部件进行设计。dpll的四个主要部件中,异或门鉴相器和除n计数器的设计比较简单:异或门鉴相器就是一个异或门;除n计数器则是一个简单的n分频器。下面主要介绍k变模可逆计数器和脉冲加减电路的设计实现。

k变模可逆计数器的设计实现

  k变模可逆计数器模块中使用了一个可逆计数器count,当鉴相器的输出信号dnup为低时,进行加法运算,达到预设模值则输出进位脉冲car

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发布日期:2019年07月02日  所属分类:参考设计