集成电路的发展趋势表明，纳米时代已经来临。目前主流设计已利用180nm(0.18μm)工艺实现，而一些前沿设计，如高速微处理器和高级存储器等，正开始用130nm(0.13μm)甚至100nm(0.1μm)技术进行制造。纳米技术的应用会使设计人员遇到一些以前没有碰到的问题，需要新的工具加以解决。本文介绍一种全芯片分级电路模拟分析方法，可用于纳米芯片的开发与设计中。
现在不断涌现的新工艺技术可以将上亿个晶体管装入一个芯片内，并使cmos设计的芯片速度超过1ghz时钟频率。而纳米技术更为ic设计人员打开新的道路，可利用它开发出多种工作频率在数ghz的大型复杂系统级芯片(soc)设计。
确实，soc设计已经成为潮流，而且现今大部分设计都包含多个嵌入式存储器和大量混合信号内容。为了保证这些复杂设计能够成功，设计人员正在寻找新的电路验证方法，可立刻处理整个芯片设计，同时速度也要足够快以便在一天就能完成数个全芯片验证。但是纳米工艺技术带来了很多新的电气和物理影响，早期工具和方法对此无能为力，因而需要一种创新的验证方法。
纳米设计挑战
尽管纳米技术的优势非常明显，但它产生的更高电路密度、更小器件和互连尺寸以及更快时钟速度给当今ic设计人员带来了新的高难度挑战。有报告表明，180nm设计的芯片一次成功率不到一半。为什么会这样？因为在高密度存储器和soc设计中发现了越来越多非线性特征，使众多eda工具在应对纳米设计验证中的新型混合信号难题时变得软弱无力。同时，纳米设计中的复杂电气性能和物理性能交互作用要求作全芯片验证，而这些电路的绝对尺寸和复杂性又突破了eda工具覆盖的范围，因此降低了用户准确预计设计中可能出现问题的能力，现在能够处理几百万个晶体管电路的快速时序模拟器将不能满足几千万到几亿个晶体管电路的纳米芯片模拟验证要求。
在电气性能方面，交互耦合电容量增大而造成的耦合噪声提高会带来严重的信号完整性问题。这些噪声产生的问题对用户来说既新颖又难以捉摸，使电路诊断更加困难并需要多次芯片反复，造成成本上升。由于250nm和180nm两种技术的信号传播延迟中起主要作用的是互连寄生，所以它们会使互连寄生建模和时序延迟精度中已存在的问题变得更加严重。
随着时钟速度接近1ghz，诸如地线反弹和传输线信号延迟等电感效应也更加突出，不能再忽略不计。这些电感效应在电路信号和交互耦合噪声上增添了很多不同的摆动信号，进一步使信号集成和电路分析过程愈加复杂。
从器件物理学观点来讲，纳米电路具有越来越多非线性特征。鉴于此，再加上前述噪声和电感效应，使得传统逻辑模拟器不能准确可靠地分析数字性能。事实上大多数纳米电路可能会建模成混合型模拟-数字电路，而不是单纯数字电路，所以如果忽视芯片效应，逻辑模拟器最终只能成为功能规范或测试生成工具。
对于管理和优化时序来说，电源和可靠性设计在新的纳米设计中也是一个困难费时的工作，这是由于电路尺寸、复杂性和重要模拟效应引起的大量互连数据都需要做准确分析。传统的时序、电源和可靠性分析方法与芯片测量数据相比较有很大差异，使得用户开始失去信心，显然此时需要一种管理时序、电源和可靠性分析的新工具和新方法。
纳米设计的危机已经出现，开始阻碍前沿设计的进程并放慢这些设计的设计速度，它对设计人员的挑战在以后十年会变得更加严峻和普遍。面临上述纳米问题的设计人员需要新的工具和解决方法，否则就会失败，既不能满足设计目标，也不能及时把产品推向市场。
全芯片电路模拟技术
由于上述很多纳米问题，如耦合噪声、地线反弹、传输线波形延迟、动态泄漏电流、电源电压下降和非线性器件及电路性能等，都与动态电路响应有关，因此详细的全芯片电路模拟应该是研究和解决soc、存储器和混合信号设计的最有效方法。以前的电路模拟器由于采用“扁平式”电路数据存储方法而受到容量的限制，一般来讲，这些模拟器需要几百个字节的内存才能存储一个晶体管的电路信息，因此模拟一个上千万晶体管规模电路需要有几十亿字节的ram内存。
毋庸置疑，用现有任何电路模拟器对一个大规模电路进行全芯片模拟会占用大量cpu时间，因此它无法用于实际设计流程。由于这种限制，用户经常把整个
