东芝和索尼日前联合开发出了面向采用最小加工尺寸65nm工艺制造的系统lsi的dram混载cmos技术。两公司试制出了混载1mbit的dram的lsi，并确认了其基本工作性能。预计该产品将于2004年3月之前开始试制量产。在正式投产时，两公司将使其适用于宽带设备需要的、可进行动态图像等大数据量处理的微处理器等。
a为sram单元，b为dram单元
dram部分的存储单元面积为0.11μm2，sram部分的存储单元面积为0.6μm2，均为此前的国际学会上报告中提到过的最小面积。该产品可以配备容量为512mbit的dram，能够将256mbit的dram宏（macro）安装在49mm2（7mm×7mm）的面积中。
此次之所以能够成功地减小dram的存储单元面积，是因为采用了沟槽（trench）型的单元结构。“与形成逻辑晶体管之后再制作dram的电容器的堆栈型（stack）相比，先形成电容器，然后再制作逻辑晶体管的沟槽型结构更有利于减小单元面积。采用堆栈型结构，存储部分的设计规格需要大于逻辑晶体管。与此相对，在沟槽型结构中存储部分的设计规格可以与逻辑晶体管完全相同”（东芝）。此外，缩小dram选择使用的晶体管的栅极长度也有助于减小存储单元的面积。此次东芝和索尼开发出的dram混载技术将对芯片面积具有较大影响的金属1的线宽/线间隔缩小为90nm/90nm。
据东芝和索尼透露，虽然成功地混载了大容量的dram，但是作为缓存的用途今后仍然需要继续使用sram。此前由于sram的存储单元面积较大，在微处理器上只能配备256kbit的sram，而由于此次实现了0.6μm2的微小的单元面积，今后将可以配备1mbit以上的sram。
东芝和索尼称此次开发的技术中使用的逻辑晶体管本身的性能也为世界最高级别。逻辑晶体管的交换速度（电源电压为+0.85v时的数值）方面：nmosfet为0.72ps，pmosfet为1.41ps，都为此前报告中的最快速度。逻辑晶体管的交换速度方面，此前速度最快的是美国英特尔及amd实现的，nmosfet为0.8～0.9ps，pmosfet为1.7～1.8ps左右。此次晶体管性能得到提高的重要原因是开发出了厚度按sio2换算仅相当于1.0nm的薄膜和非常薄的栅极膜。通过优化等离子氮化技术，与此前使用的sio2相比，将漏电电流减少至原来的几十分之一，从而提高了速度。
