更新后的 FPGA 夹层卡规范提供无与伦比的高 I/O 密度、向后兼容性。
作为使用 FPGA 和高速 I/O 的嵌入式计算设计的重要发展，名为 FMC+ 的最新夹层卡标准将把卡中的千兆位收发器（GT）的总数量从 10 个扩展到 32 个，最大数据速率从 10Gbps 提升到 28Gbps，同时保持与当前 FMC 标准实现向后兼容。
这些功能与使用 JESD204B 串行接口标准的新器件以及 10G 和 40G 光学器件及高速串行存储器也非常吻合。FMC+ 可满足最具挑战性的 I/O 要求，为开发人员提供了双重优势：夹层卡的灵活性，以及单芯片设计的高 I/O 密度。
FMC+ 规范是在去年制定和细化的。VITA 57.4 工作组已经批准该规范并将在 2016 年初提交 ANSI 投票。下面详细介绍一下这一重要的新标准，了解其对高级嵌入式设计的影响。
夹层卡的优势
夹层卡是一种为嵌入式系统添加特定功能的有效且广泛使用的方法。因为夹层卡是连接在基础卡或载卡上，而不是直接插在背板上，夹层卡可以轻松更换。对系统设计人员来说，这意味着既能够灵活配置，又可以轻松升级。但由于连接问题或安装到开发板上需占用额外的空间，这种灵活性往往会以牺牲功能为代价。
对于 FPGA，主要的开放标准是 ANSI/VITA 57.1，也称之为 FPGA 夹层卡 （FMC） 规范。最新标准 FMC+（更正式的说法，即 VITA 57.4）通过大幅增强千兆位串行接口的功能，扩展了现有 FMC 标准的功能。
与单芯片解决方案相比，FMC+ 能解决基于夹层卡的 I/O 的许多不足，同时提供更高的灵活性和性能。同时 FMC+ 标准具有后向兼容，符合 FMC 的发展历史并满足其用户群体需求。
该 FMC 标准定义的是一种小型夹层卡，其高度和宽度类似于久成熟的 XMC 或 PMC，但长度只有其一半。这意味着 FMC 与开放标准格式相比，组件板级空间更小。但 FMC 不需要往往占用大量板级空间的总线接口，例如 PCI-X。作为替代，FMC 使用供电要求较为简单的直连 I/O 与主控 FPGA 通信。这意味着虽然尺寸更小，但 FMC 实际上
有比它们的 XMC 同等产品更大的 I/O 容量和 PMC 和 XMC 规范一样，FMC 和 FMC+ 也同时提供空气冷却和传导冷却两种选择，因此商业和军用市场各自需求的普通和耐用型应用都能适用。
FMC 规范解析起来相当简单。该标准为高引脚数（HPC）设计可提供多达 160 个单端或 80 个差分并联 I/O 信号，为低引脚数 （LPC） 设计提供一半数量的 I/O 信号。可以设置多达 10 个全双工 GT 连接。这些 GT 适用于光纤或其他串行接口。此外，FMC 规范还定义了关键的时钟信号。所有这些 I/O 都是可选的，虽然大部分主机现在支持完全连接。
FMC 规范还定义了多种电源输入，虽然夹层卡定义的是由主机供电。这种方法的工作方式是先给夹层卡部分供电，这样主机就能够询问 FMC，然后 FMC 通过为 VADJ 定义电压范围来做出响应。如果主机能够提供该电压范围，则一切顺利进行。不在夹层卡上设主电源调整既能节省空间，又能降低夹层卡的功耗。
用于模拟 I/O 的 FMC
设计人员可将 FMC 用作任何用户想连接到 FPGA 的功能，例如数字 I/O、光纤、控制接口、存储器或附加处理。但模拟 I/O 仍然是 FMC 技术最常见的用途。FMC 规范适用于相当大范围的快速高精度 I/O，但也需要权衡使用，尤其是对使用并行接口的高速部件来说。
例如德州仪器的 ADC12D2000RF 双通道 2 Gsps 12 位 ADC 使用 1:4 复用总线接口，因此该总线速度对主控 FPGA 来说不算过快。数字数据接口单独需要 96 个信号（48 个 LVDS 对）。对这种级别的器件，FMC 只能支持一个此类器件，即便有足够的空间容纳更多器件，但 FMC 的上限是 160 个信号。较低精度器件就算是工作在较高速度下，例如那些工作在 8 位数据通道上的器件，即便换衡器、放大器、时钟等提出更高的前端模拟耦合要求，也可以允许更多通道数量。
对使用并行接口，运行速度在 5 Gsps 或 6 Gsps（吞吐量大于 50Gbps），精度大于 8 位的模拟接口，FMC 规范开始无法应对。站在市场的角度，从通道密度、速度和精度来看，主流 FMC 的吞吐量在 25-50 Gbps 之间。这样的性能水平是物理封装尺寸与到主控 FPGA 的可用连接权衡的结果。
除了并行连接，FMC 规范还支持多达 10 个双工高速串行（GT）链路。
图 1 - FMC 借助 JESD204B 缩小封装带来的影响
表 1 - FMC 和 FMC+ 连接一览表
这些接口对光纤 I/O、以太网、混合存储立方体 （HMC） 和 Bandwidth Engine 等新兴技术以及使用 JESD204B 接口的新一代模拟 I/O 器件有用。
JESD204B 到来
虽然 JESD204 串行接口标准（目前为修订版“B”）问世已有一段时间，直到最近它才被市场广泛采用，成为新一代高采样率数据转换器的串行接口标配。这种广泛采用背后的推动力来自电信行业对更小型化、更低功耗和更低成本器件的渴求。
如前文所述，采用并行接口的双通道 2 Gsps、12 位 ADC 需要大量的 I/O 信号。这一要求直接影响到封装尺寸。在本例中要求使用 292 引脚封装，尺寸大致为 27x27mm（虽然下一代引脚几何结构能让封装尺寸缩小到不足 20x20mm）。
而采用 JESD204B 连接的同等器件可以采用 68 引脚、10x10mm 封装，同时功耗更低。
这种封装尺寸的大幅缩减与不断演进的 FPGA 形成良好的搭配，因为 FPGA 正在提供数量不断增长、速度不断提升的 GT 链路。图 1 所示的是封装尺寸和 FMC/FMC+ 开发板尺寸的示例。
根据采样率要求的数据吞吐能量、精度和模拟 I/O 通道数量，典型的使用 JESD204B 接口的高速 ADC 和 DAC 有 1-8 个工作在 3-12Gbps 速率上的 GT 链路。
FMC 规范定义的是尺寸相对较小的夹层卡，但随着 JESD204B 器件的兴起，可用板级空间内能够容纳更多部件。FMC 规范定义的最多 10 个 GT 链路是一个可用的数量。就是这有限数量的 GT 链路只需使用并行 I/O 所需引脚数量的一部分，就能够提供 80 Gbps乃至更高的吞吐量。
使用 JESD204B 等接口的串行连接 I/O 器件的兴起，确实给电子战的部分细分应用带来了不足，例如数字化射频存储器 （DRFM）。因数据流水线较长，串行接口不可避免地会带来更大的
时延。对 DRFM 应用来说，数据输入到数据输出之间的时延是一个根本性的性能参数。虽然各种串行连接器件之间的时延往往有很大不同，新一代器件会让数据以越来越快的速度穿过流水线，其中部分器件有望具备调节流水线深度的能力。究竟能实现多大的改进，仍有待观望。
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