Vivado下的仿真详细过程 |电子通-应用新知，新电子的助推者电子通

本文通过一个简单的例子，介绍Vivado 下的仿真过程。主要参考了miz702的教程，同时也参考了Xilinx的ug937, xapp199.。

我的软件平台是Vivado 2015.4, 硬件平台是黑金的AC7010, Zynq 7000，其实与平台关系不大。

本文分为四部分：工程的建立，测试代码，仿真图形输出，更复杂点的例子。

工程和源码下载链接：链接：http://pan.baidu.com/s/1gflHSdH 密码：fpi5

1：工程的建立：

打开Vivado 软件，并点击新建工程， New Project，并点击Next

出现如图界面，输入工程名和路径，我这里是qim

点击Next ,出现选择工程类型的界面，选择RTL Project，并且选择 Do not specify sources at this time.

选择硬件平台，我是这么选择的：

点击确定，出现Summary 窗口，点击Finish，工程就建立完成了。

2：代码的导入或输入：
本例子有2个源文件：待测试的verilog 文件，测试文件。

右键点击Design Source ，选择Add Source

这里添加的设计源文件，并点击Next

你是选择添加还是新建，你有源代码文件，你可以选择Add Files，但我这是新建

新建文件名和路径，添加也一样。你要选择verilog 文件类型

出现了这样一个对话框，目录和文件名。

出现这样一个对话框，ok 就可以，

再这样，Yes, 添加估计不是这样的，

好了，文件出现在这里了

基本同样的操作，在simulate source 这里添加测试文件testbench.v 文件，不再复杂图示了。

好的，添加或新建2个文件后，这样的效果。

如果你是新建，你就需要输入源代码，或者copy 这里，去本文开头介绍的地方下载源文件好了。我这源代码是从xapp.pdf 里copy 过来的。

测试代码也是输入，或copy，最好是下载

shift_reg.v 文件的内容：

`TImescale 1ns / 1ps
module shift_reg (clock, reset, load, sel, data, shiftreg);
input clock;
input reset;
input load;
input [1:0] sel;
input [4:0] data;
output [4:0] shiftreg;
reg [4:0] shiftreg;
always @ (posedge clock)
begin
if (reset)
   shiftreg = 0;
else if (load)
   shiftreg = data;
else
case (sel)
   2'b00 : shiftreg = shiftreg;
   2'b01 : shiftreg = shiftreg << 1;
   2'b10 : shiftreg = shiftreg >> 1;
   default : shiftreg = shiftreg;
endcase
end
endmodule

这是一个移位寄存器的例子，load=1 的时候 shiftreg=data, sel =0, 不动作， =1 左移， =2 ’b10 右移

testbench.v 代码如下：

`TImescale 1ns / 1ps
module testbench; // declare testbench name
reg clock;
reg load;
reg reset; // declaraTIon of signals
wire [4:0] shiftreg;
reg [4:0] data;
reg [1:0] sel;
   // instanTIation of the shift_reg design below
shift_reg dut(.clock (clock),
.load (load),
.reset (reset),
.shiftreg (shiftreg),
               .data (data),
.sel (sel));
   //this process block sets up the free running clock
initial begin
clock = 0;
forever #50 clock = ~clock;
end
initial begin// this process block specifies the stimulus.
    reset = 1;
    data = 5'b00000;
    load = 0;
    sel = 2'b00;
   #200
    reset = 0;
    load = 1;
   #200
    data = 5'b00001;
   #100
    sel = 2'b01;
    load = 0;
   #200
    sel = 2'b10;
   #1000 $stop;
end
initial begin// this process block pipes the ASCII results to the
//terminal or text editor
$timeformat(-9,1,"ns",12);
$display("   Time Clk Rst Ld SftRg Data Sel");
$monitor("%t %b %b %b %b %b %b", $realtime,
       clock, reset, load, shiftreg, data, sel);
end
endmodule