rambus公司及一些领先的科研机构即将建立一个高水平标准，目的在于将高速的芯片间互连引入低功耗设计。此举暗示：整个行业需要重新审视在互连设计中进行定义、测量及功率实现所采用的一些基本假设。
在日前举行的国际固态电路大会(isscc)上，rambus公司的论文描述了一款采用90nm工艺制造的6gbps串行/解串器，其每秒每千兆比特的功耗仅为2.2mw(2.2mw/gbit/s)，是现有设计的十分之一。
相比较，ti在isscc大会上发布的是一款65nm工艺制造的12.5gbps串行/解串器，功耗为27.5mw/gbit/s。而索尼带来的，则是一款采用90nm工艺的10gbps收发器，功耗为25mw/gbit/s。
事实上，rambus自己原有的产品与其相比功耗都要大很多。目前，rambus的xdr和flexio两种互连产品的功耗大约都在20mw/gbit/s。
沿着这样的趋势，英特尔工程师为“ieee电路设计大会”准备了一篇论文，论述了实现10mw/gbit/s低功耗设计的途径。今天，采用pciexpress连接的主流pc的典型i/o功耗在15～30mw/gbit/s之间。
rambus公司没有披露将在何时或采用何种方式把该技术带入市场，但他们明确表示，前进的道路上并没有主要障碍。
“测试芯片效果出乎意料的好，我们非常兴奋。”rambus的协创人兼首席科学家markhorowitz表示，“尽管目前仍存在一些有关耐用性和量产方面的问题，但对此我并不担心。”horowitz还是美国斯坦福大学计算机科学和电子工程教授。
事实上，与rambus为大家所熟知的高端、速度驱动型互连产品相比，该技术可能会为其带来一个更为主流的机会。
“新技术针对大批量的计算和消费类应用。”rambus公司负责工程的高级副总裁kevindonnelly表示。该公司同时还在进行另一个独立项目，目的在于采用65nm技术达到同样的2.2mw/gbit/s功耗水平，但性能要提高4倍。“下一代技术的功耗预算必须与原有技术持平。”donnelly表示。
rambus希望mw/gbit/s能够成为测度i/o功耗时新的度量单位，就如同mips/w已经广泛取代mhz，成为微处理器的主要衡量标准一样。
除了阐述低功耗串行/解串器设计中可能面临的新挑战外，该论文还为业界传达了另一条讯息：出现在各种互连标准中的1v信令将不再被接受。rambus团队用低于200mv的信令速率将低功耗互连推向了一个新水平。
