在当今的深亚微米设计中，诸如串扰延迟等信号完整性效应可能导致无穷尽的信号损害，对时序收敛造成负面影响。然而，你可以通过串扰延迟预防、分析和修复方法，来应对这种挑战。在采用这三种方法时，freescale公司利用诸如mpc5554 型32位嵌入式控制器之类的ic，迅速实现了130nm soc（单片系统）设计的时序收敛。这种器件基于符合powerpc book e的e500芯核，拟应用于需要复杂实时控制的应用系统，如先进的汽车传动系统。图1简要示出了这种soc设计所集成的主要外围设备。
图1，mpc5554的方框图(a)及其相应的芯片相片 (b)展示了这种32比特嵌入式控制器的集成度和复杂度。
随着几何尺寸不断缩小，为了管理信号完整性问题并减少达到时序收敛所需的分析与修复迭代次数，在设计流程中及早预防串扰变得越来越重要。某几种由串扰引起的时序扰乱修复起来很困难、很费时，从而使得预防工作至关重要。有几种方法有助于你在设计的早期预防串扰。
串扰预防
当侵扰网络和受害网络相距很近时，就会产生串扰。因此，高度拥挤的区域或设计都提供一种容易产生串扰的环境。结果是，为了降低整个设计的拥挤程度，就需要更多地进行平面规划。
合适的平面规划可降低所产生的串扰量，并可在串扰发生时和串扰发生处有予以修复的余地。例如，设计过头的供电网不必要地减少了布线资源。尽管这些供电网一开始会加快ic的制造速度，但却会使信号完整性修复起来更加困难。因此，把时间花费在定制供电网上应能腾出布线资源，有助于减少串扰问题。
为了有助于防止布局中的串扰延迟，重要的是使用为设计中的预防和校正而配备的一种工具来完成彻底的串扰与噪声预分析。这种设计使用了synopsys astro-xtalk。尽管定时窗口及其它延迟计算可能不如synopsys primetime si等sta（静态时序分析）工具提供的计算准确，但是信号完整性预防功能有助于缩小串扰的初始范围。
时钟网络及其它高扇出网络包含许多级逻辑电路。时钟树网络中的每一个接收器都可能引起一个几乎可忽略不计的很小串扰增量。但是，这些由时钟源至目的地的延迟之和（即总增量）可能足以引起一个很大的定时扰乱。
尽管sta工具可能会在被称为定时时钟再收敛的过程中降低来自时钟树公共部分的定时分担量，但当启动时钟和捕获时钟不一致时，这种选择对于最大延迟分析并非总是合理的。另外，当许多小串扰分量引起定时扰乱（例如在一棵时钟树上）时，修复就会很困难。而且，修复即使很成功，也会严重影响设计。因此，预防串扰延迟是最佳途径。将时钟网络布线间隔增加一倍或两倍，再将时钟网络布线限制在拥挤程度不高的顶部金属层内，就可以有效消除时钟网络的串扰延迟。屏蔽时钟网络布线是另一种方法，不过这种方法有一个缺点，那就是时钟等待时间会因接地电容增大而增加。
虽然间隔增加两倍、屏蔽及利用保留金属层三种方法适用于时钟和其它高扇出网络，但是这三种方法都需要昂贵的资源。有一种代价不大的方法就是不使用低驱动单元，尤其是在串扰噪声干扰具有极强破坏性的异步网络上。具体地说，在复位网络的结构中使用较高驱动单元，可提高潜在侵害网络的门限，从而降低受害网络的受害程度和数量。
预防串扰延迟的一种有效措施是在导线负载综合时将最大转换时间drc设置为1 纳秒。这一步可促进更稳定的不大容易受侵害的缓冲器的使用。
另一种有效措施是为“建立与保持”定时目标提供保护间隔。当你考虑信号完整性效应，这些目标具有更多的设计余量。在未意识到信号完整性的综合阶段，还不可能预测串扰会对一条条定时路径产生何种影响。不过，间隔较小的路径更容易转变成定时扰乱。因此，在未意识到信号完整性的综合阶段，为“建立与保持”定时提供保护间隔有助于降低串扰引起的定时扰乱的数量。尽管提供保护间隔会导致门电路数量和面积的增加，但其好处是降低了总体串扰量。
为了在时钟树综合阶段降低串扰量，不使用小缓冲器和使用更高驱动单元可使时钟树和复位树上的受害网络更
