soc设计过程中，在系统架构定义、逻辑设计、系统ip集成、功能验证、布局布线和调试等方面，设计工程师面临许多新的挑战,它需要全新的设计方法和工具。本文将以电信局端soc设计的实例说明解决上述问题的方法。
随着硅工艺从0.18微米向0.13微米以及更先进工艺转变，单个芯片上可以集成大量的处理器、外围器件和大于1mb的sram。系统级芯片(soc)设计能够将原来需要多个硅芯片才能实现的高性能、低功耗数字信号处理功能集成到在单芯片上实现，因而引起了更多的关注。不仅小型手持设备需要soc，电信局端应用也需要大量采用soc。电信局端信道密度很高，因此板空间和功率大小是最重要的设计限制因素。
在一个电信局端接入网关应用中，dsp子系统需要支持在信道密度相当高的条件下(oc-3、oc-12、oc-48以及更高密度的情况)的各种媒体访问标准和调制解调器协议，同时还要满足严格的终端系统空间和功率限制。
在传统的设计方法中，系统设计工程师首先提出一个初步的系统要求文档，找到满足要求的标准dsp芯片组，然后才确定满足芯片组要求的电路板。芯片组决定了系统的最终设计，然而芯片组可能是由一些不熟悉终端系统的芯片设计工程师设计，因而终端系统常常并没有根据实际应用进行优化。
我们采用不同的方法进行soc设计。体系结构定义从系统板设计开始，系统设计工程师根据设计要求决定芯片规格。根据本文所讨论的系统进行分析，最后决定每一芯片用八个dsp最适合于电路板的设计。由于芯片要支持不同指令执行能力和存储器的通信标准，必须仔细分析外部存储器的带宽需要，实际上一些应用的主要瓶颈是带宽而不是dsp处理能力。
当然可以考虑采用嵌入式dram，但是这将存在较大的风险。双数据速率(ddr)dram可以代替sdram，可以平衡系统存储器带宽和dsp的处理功能两方面的要求。
同时，根据终端系统要求还选择了很多其它外围器件。仔细研究延迟、效率和带宽需求，避免任何潜在的i/o带宽问题。系统芯片设计工程师在选定外围器件和dsp之后，就集中于soc的集成。3dsp公司为系统集成提供了可配置的dsp shuttle总线，该总线用作dsp、微处理器和外围器件的系统集成。
由于存储器的高带宽、高信道密度以及低延迟要求， dsp shuttle总线的带宽和效率都必须进行认真的分析。首先考虑的是总线速率的最大值，该值不是由逻辑门延迟决定，而是由线路的rc延迟决定。在大型深亚微米设计中，线路rc延迟已成为影响速率的一个重要因素。
在确定了总线速率之后，接下来需要研究总线系统效率。dsp shuttle可看作一种非常复杂的系统交换机。dma总线控制器、端口缓冲器、外部i/o带宽、延迟、脉冲串大小以及系统数据流模式将决定系统效率。利用高度柔性集成soc开发系统放置不同的本地数据缓冲器可以优化总线效率。对于ddr dram接口，采用增加附加缓冲区来提高i/o带宽。
存储器选择
硬件系统的要求是芯片设计的关键，但系统软件的设计对芯片设计也有很大的影响。在我们的设计中，soc芯片在多处理器环境中需要处理大量的信道，这些信道并不占用太多的处理能力和存储器，但是需要系统可扩展、可切换并同时运行不同的通信算法。系统设计工程师决定使用对称多重处理技术，其中各个处理器相互独立，其优点是系统高度可扩展并易于管理。系统管理员可以用一个处理器执行dsp通讯算法，同时另外一个处理器执行另一种完全不同的算法。系统负载也可以在运行中动态地配置和改变。
我们使用3dsp的专用实时操作系统speedi，结合dsp shuttle来实现超过500个任务的调度和数据准备。通过软件系统分析还可决定dsp内核的片上程序、数据存储器以及外围器件带宽要求。在本设计中，由于存储器占据的芯片面积大于70%，因而在设计早期就要开始软件系统的开发，并通过使用一种不同的存储器对换方法减少程序和数据存储器需求。然而，存储器对换增加了系统的带宽要求。程序员必须与硬件设计工程师协同工作，通过适当的折衷降低芯片成本。
