同步dram技术的改型产品-双数据数率快周期环随机存取存储器(ddr fcram)本主要集中用于网络市场领域。但由于其性能高，还适合用于诸如图形、游戏和高端机顶盒等应用领域。
ddr fcram架构创造性地把dram型器件的密度优势与高速sram相对应的随机周期时间性能结合在一起。作为一种由三家主要存储器制造商支持的多源技术，ddr fcram具有快速的随机周期时间和快速的随机存取时间，结合通用ddr接口的使用，它构建出一个具有成本效益性的高带宽解决方案。
ddr fcram与ddr sdram器件
ddr fcram的改进性架构对通用ddr sdram内核及其周边逻辑都作了修改。这此改动包括：
●将内核分段成更小的内存子阵列，以降低功耗；
●以更快的存取时间和周边逻辑实施一种三段式行流水线操作，完成三个指令的同时执行。
采用隐式预充电(hidden precharge)技术进一步减小随机周期时间(trc)。三段行流水线操作包括地址译码器、存储器阵列和i/o缓存功能(见图1)。为说明这种流水线架构的原理，我们来考虑一种'读'操作：在通用dram包括ddr sdram技术中，首先提供的是存储器位置，而后将数据读入i/o缓存器。因此，通用ddr sdram在当前的"读数据"输出操作完成前是不能启动下一个地址来执行的。
相反，ddr fcram在现行地址一旦锁存到译码器后便可接纳新地址。而且在第一个地址的数据由存储器阵列移送到i/o缓存器后还可以指定第三个地址。ddr fcram的这种流水线架构使之可理想地用于要求短的随机周期时间和多组(multibank)存取操作如包缓冲等的连网应用中。
存在的共性：尽管ddr fcram的重新设计的核概念较ddr sdram在性能上有明显改进，但两者还是存在共性。这一特点使设计师变更设计毫不费力。对于ddr fcram和ddr sdram来说，以下属性是共通的：
●66针脚tsop封装
●ddr同步定时
●数据择通信号(dqs)同步定时
●四组结构
● 8及 16 i/o结构
●256mb密度
●突发长度为2和4
●sstl-2 2.5v i/o
如前所述，修改后的ddr fcram架构可提供更快速的随机周期时间。ddr fcram的等待时间更短，可同时操作多达3个指令。图2对这一概念进行了说明。该时序图反映出通用ddr sdram与ddr fcram的不同。还示出了ddr fcram由于其指令集对行地址选通(ras)和列地址选通(cas)进行了整合，因此其初始等待时间(trcd)更少。ddr fcram除了做到等待时间最小化外，还工作于200mhz时钟速率下，可满足高端连网应用的速度要求。
图2 对于256mb ddr sdram(133mhz)来说，一个突发长度为4的单组读操作，其初始等待时间(trcd)为2个时钟周期，随机周期时间(trc)为7个时钟周期(a)；而256mb ddr fcram(200mhz)，突发长度为4的单组读操作，初始等待时间则降到1个时钟周期，trc改进为5个时钟周期(b)。
与ddr sdram不同，ddr fcram不支持页模式操作。相反，它自动关闭行操作并对组进行预充电。该器件的随机周期时间还大为缩短(相对于ddr sdram的60ns，它仅为25ns)。
另外，ddr fcram可完好地工作于组交插模式。ddr fcram高达80%的总线利用率远高于其它ddr dram技术。这种高的总线利用率使之很适合作为昂贵的高速sram技术的替代产品。
控制器的设计准则
控制器考虑：图3a和图3b分别示出了ddr sdram、ddr fcram的存储器控制器对dram，微处理器对存储器控制器的接口情况。ddr控制器可容易地设计成ddr sdram和ddr fcram两种器件都适合。ras、cas和we针脚用一个功能脚fn及两个附加地址脚a13、a14代替。
图3 这两种时钟图对ddr sdram(a)和ddr fcram(b)的存储器控制器对dram以及微处理器对存储控制器的接口情况进行了描述。ddr存储器控制器可容易地设计成ddr sdram和ddr fcram都适合。
由ddr sdram及ddr fcram指令集功能真值表对比来看，后者更为简捷(见表)。标准ddr dsram对指令和地址使用不
