由于低温沉积、薄膜纯度以及绝佳覆盖率等固有优点，ALD（原子层淀积）技术早从21世纪初即开始应用于半导体加工制造。DRAM电容的高k介电质沉积率先采用此技术，但近来ALD在其它半导体工艺领域也已发展出愈来愈广泛的应用。
高k闸极介电质及金属闸极的ALD沉积对于先进逻辑晶片已成为标准，并且该技术正用于沉积间隔定义的双倍暨四倍光刻图样（SDDP、SDQP），用以推广传统浸润式微影的使用以界定高密度逻辑暨记忆体设计的最小特征尺寸。本产业正在转换到三维结构，进而导致关键薄膜层对ALD的需求。
过去在平面元件中虽可使用几个PVD与CVD步骤，但就闸极堆叠的观点而言，过渡到FinFET元件将需要全方位的ALD解决方案。FinFET大小尺寸及控制关键元件参数对后闸极（gate last）处理的需求按14nm制程需用到全ALD层。有趣的是，使用FinFET减缓了效能提升对介电质EOT缩放的需求，并且可用较缓慢的速度调整闸极介电质厚度。
二氧化铪（HfO2）的厚度对于最新一代的元件已缩小至15埃以下，再进一步的物理缩放将会导致层形成不完全；对于二氧化铪的缩放，10至12埃似乎已达到极限。然而，利用能提升闸极堆叠k值并且能使用实体较厚层之添加元素，本材料可预期延续使用于更多代工艺，借以降低穿隧漏电流。
FinFET为解决平面结构中某些关键整合难题的有效方式，尤其是控制短通道效应以及使用轻掺杂或无掺杂通道控制随机掺杂扰动。然而，对于先进制程节点，鳍部宽度已低于微影限制并且需要ALD层以供间隔定义之双倍光刻图样界定（SDDP）鳍部结构。
线缘粗糙度和CD圴匀度在鳍部定义中扮演关键的角色，鳍部变异会使元件或晶圆之间的临界电压产生扰动。必须有效控制鳍部的蚀刻以在最小化鳍部高度变异的同时使晶体损害降到最低。由于邻近鳍部的阴影效应会对离子布植技术造成影响，鳍部的均匀掺杂会有挑战性。电浆掺杂也有类似问题。
将鳍部做成锥状可以解决前述问题，并同时解决覆盖性闸极介电质与金属沉积的忧虑，但下一代最终仍需要利用高掺杂、一致性、ALD层之固态掺杂之类的新颖方法以持续缩放鳍部。
在FinFET、多闸极元件中，Fin的侧边与上部为主动通道区。因此，高k闸极介电质与金属闸极必须以最小厚度及物理特性变异予以沉积于鳍部。变异将导致电晶体彼此之间产生临界电压变异和效能变异，或使鳍部的电流承载能力降低。另外，闸极接点金属必须对闸极腔提供无空隙填充物。逐层ALD沉积快速地成为解决这些问题的唯一技术。
在标准平面替换闸极技术中，金属闸极堆叠已由ALD、PVD以及CVD金属层的结合所组成。ALD用于覆盖性关键阻障物（criTIcal barrier）与功函数（work funcTIon）设定层，而传统PVD和CVD用于沉积纯金属给低电阻率闸极接点。
随着FinFET之类三维结构的出现，全方位ALD解决方案对于介电质、阻挡层与work funcTIon设定层以及闸极接点具有关键性。最大热预算持续压低，且理论上金属沉积必须在低于500℃的温度下进行。纯金属之热ALD于此温度范围具有挑战性，以及大部份将于此温度形成纯金属的母材并不稳定，会在沉积期间把杂质混入金属内。
然而，电浆增强型ALD（PEALD）的使用极具优势，因此这一技术能以混入最少杂质的方式进行纯金属之低温沉积。直接或远端电浆两者皆可用于沉积纯金属，但靠近闸极区使用电浆仍留有某些忧虑。本产业持续评估不同低温金属母材用以对藉由ALD沉积纯金属提供一个适用于所有温度的解决方案。
三维架构和较低热预算的结合对于特定关键薄膜沉积应用将需要由CVD与PVD移向ALD。在传统PVD与CVD技术领域中，我们已观察到对ALD替代的强烈关注。在不久的将来，可完全预期ALD扩展至MEOL与BEOL的应用。ALD母材的开发至关重要，尤其是在金属沉积空间中，以供交付特性与PVD/CVD基线效能匹配的薄膜。
除了确保ALD母材具有足够的反应性，母材的稳定度与蒸气压力具有关键性。若ALD大量取代传统的PVD和CVD技术，未来ALD母材的开发在化学供应商、设备制造商以及元件制造商之间需密切配合，以确保这些薄膜能以可再生、生产保证的方式沉积。
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