槽要吐，文章还是要写的。大家知道，做一些layout guide是信号完整性工程师的基本工作之一，layout guide可以说是一些SI规则的物理体现。
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前两天，跟某友商交流，是一位测试领域的大牛，他们也经营着一个自媒体。每到大家激起一些火花，大牛就会说“看，又是一篇好文章了吧”。看来大牛他们写文章的压力也很大啊，想到这里，小陈不禁潸然泪下，手一抖，把抽丝剥茧打成了愁死脖间•••
槽要吐，文章还是要写的。大家知道，做一些layout guide是信号完整性工程师的基本工作之一，layout guide可以说是一些SI规则的物理体现。某同学发现了一份这样的layout guide：
拓扑是这样子的
要求是这样子的
可以看到，主干段M只有阻抗要求，没有长度要求。而分支B1/B1’/B2/’B2’只有长度要求没有阻抗要求，这是为啥？
首先，我们知道大部分器件的驱动阻抗是较低的，这样减小驱动器本身的分压，虽然这样会造成较大的源端反射。而速率越来越高时，需要在功耗和信号完整性做一个平衡，驱动阻抗渐渐的高了起来，而上拓扑为DDR2，驱动阻抗通常在33欧姆左右，将M段的阻抗控制在33欧姆，则意味着源端反射非常小，这样所有进入M段往驱动端走的反射信号全部有去无回。M段的长度，也就不会对接收端信号造成什么影响了，如下图：
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而在M与B/T交界的节点处，反射是不可避免的。最重要的是第一次从M过来在这个点的反射，以及第一次从接收端反射回来的能量，之后的反射波由于分压以及反射系数等原因能量是非常小的，可以忽略不计。
先来看第一次从M过来在这个点的反射。我们知道几个电阻的并联阻抗必定小于其中任意电阻的阻抗，传输线同理。假如B段阻抗为60欧姆，从M往接收端看的阻抗为58//60//60≈20欧姆，反射系数24%；假如B段阻抗为40，从M往接收端看的阻抗为58//40//40≈15欧姆，反射系数37%。差别看起来不是特别大，所以B并没有明确的阻抗要求，但其实layout guide里还有一句话，就是B段走线走越细越好。
再来看看第一次从接收端反射回来的能量，这可就剪不断理还乱了。不过大家知道，影响反射的除了阻抗还有走线长度，走线较短的话，反射将会淹没在上升时间之中。我们来看一下线长符合要求时阻抗变化的情况：
看来只要分支长度保证了，其实阻抗影响并不大。关于各种拓扑，可以变的魔术还是非常多的，layout guide可不是只有“x/x/x/x信号阻抗控制50Ω”的哦。
