nec电子公司和mosys公司分别公布了各自在嵌入式存储器(用于系统级芯片)方面的最新进展，从而使片上存储器跨入了一个新阶段。
两家公司的新方案均从基于电容的动态随机存取存储器(dram)单元演变而来。与普通的静态随机存取存储器(sram)技术相比，dram可在相同的芯片面积上提供更高的存储密度，同时性能基本保持不变。此外两家公司称，他们可通过标准的cmos逻辑工艺实现新的存储技术，在控制成本的同时保持晶体管的性能。
对ic供应商来说，带嵌入式dram的制造特别棘手。包含带片上dram的芯片的晶圆通常要经过dram生产线和逻辑生产线的处理，而这两种生产线的退火温度和所用原料都不相同。
例如，为生成电容，dram工艺需要高于1,000℃的温度，大约是典型的逻辑工艺阈值温度的两倍。如此高温会极大地降低晶体管的逻辑性能。芯片制造商试图在晶体管上沉积厚厚的氧化层来减轻这一影响。但nec电子美国公司的高级设计工程经理hideya horikawa指出，此法不仅成本高昂，而且会减低晶圆成品率。
为了兼顾dram和逻辑技术，nec采用两层以低k电介质材料为间隔的金属层，开发出一种特殊的电容。用于构建电容的金属钨也是在逻辑工艺中形成过孔的材料。这种方法无需dram单元中常用的多晶硅，从而可用标准的cmos逻辑工艺来形成dram单元。此外horikawa称这种方法中所用温度不会超过500℃，低于nec的0.13微米逻辑工艺的最高温度——600℃。
horikawa 说：“我们已经确认，在硅片上晶体管的性能没有变化。”
nec也表示，虽然新工艺仍需较多测试，但减少了将dram与逻辑单元整合在一起所需的掩膜和工艺步骤。目前嵌入在芯片内的dram部分工作电压与逻辑及输入/输出端口电压一致，功耗则比sram降低了8至12倍。
在密度方面，nec的嵌入dram所占的空间较sram少5至8倍。此外，nec的高级技术市场经理hamid aslam指出，这种dram具有 3.5纳秒的存取速度，而该公司含6个晶体管的sram存取时间为3纳秒。
nec已在其0.18微米设计中实现了这种嵌入式dram，目前正将其作为一个标准的专用集成电路(asic)宏，用于其0.13微米工艺中。
与此同时，ip供应商mosys公司宣布开发出一种新技术。与该公司原有的嵌入式ram技术相比，这种新技术能在同样的芯片面积上集成两倍的存储器数。mosys打算向其它芯片公司授权这种被为1t-sram-q 的技术。
1t-sram-q技术是mosys三年前推出的1t-sram架构的一个增强版。1t-sram使用平置的电容来构成存储器位单元，作用与标准六晶体管sram相似，但却只占约一半的裸片面积。mosys公司ip部门副总裁兼总经理mark-eric jones表示，这种新技术的存储密度比标准sram高四倍。
基于新的 “q”技术，mosys将电容折成90度角嵌入蚀刻在硅片上的沟槽内，从而减小了存储单元尺寸。mosys估计，采用 0.13微米工艺技术时，1m的1t-sram-q占用1.05平方毫米的裸片面积，而采用现有技术则占1.9平方毫米。此外，六晶体管的sram占用3.73平方毫米的裸片面积。
为了构建存储单元，mosys必须对制造工艺做某些改动：增加一次掩膜，并添加新的蚀刻和注入步骤，以便形成能嵌入电容2/3体积的空穴。
新增掩膜层的费用是1万美金，增加的工艺步骤则会使晶圆的成本增加5%。但jones表示，与构建一个典型的系统级芯片所需的一千至两千万美元相比，这些费用微不足道。
mosys向客户建议，当存储器所占裸片面积超过10%时，便应当采用q技术。jones表示上述两种技术的许可费相同。
以前ibm、东芝和亿恒等公司也有过挖掘沟槽嵌置电容器的作法，不过那些都是针对需要大电容和深沟槽的纯dram单元。而据jones称，mosys的存储器架构基于一种多列布局，采用少量的短位线，因此其电容量仅为标准dram单元的10%。q技术没改变电容量，而是采用一种与逻辑工艺通用的标准浅沟槽绝缘方法来形成空穴。
另外，与其它大多数嵌入式dram模块不同的是，这种工艺无需额外的热循环。不过，jo
