硅芯片工艺自问世以来，一直遵循摩尔定律迅速发展。但摩尔定律毕竟不是真正的物理定律，而更多是对现象的一种推测或解释，我们也不可能期望半导体工艺可以永远跟随着摩尔定律所说发展下去。从现在来看，10nm工艺是能够实现的，7nm也有了一定的技术支撑，而5nm则是现有半导体工艺的物理极限。
所以，为了尽可能地延续摩尔定律，科研人员也在想尽办法，比如寻求硅的替代材料，以继续提高芯片的集成度和性能。
10年前我们觉得65nm工艺是极限，因为到了65nm节点二氧化硅绝缘层漏电已经不可容忍。所以工业界搞出了HKMG，用high-k介质取代了二氧化硅，传统的多晶硅-二氧化硅-单晶硅结构变成了金属-highK-单晶硅结构。
5年前我们觉得22nm工艺是极限，因为到了22nm沟道关断漏电已经不可容忍。所以工业界搞出了finfet和FD-SOI，前者用立体结构取代平面器件来加强栅极的控制能力，后者用氧化埋层来减小漏电。
现在我们觉得7nm工艺是极限，因为到了7nm节点即使是finfet也不足以在保证性能的同时抑制漏电。所以工业界用砷化铟镓取代了单晶硅沟道来提高器件性能。
当我们说工艺到了极限的时候，我们其实是在说在现有的结构、材料和设备下到了极限。然而每次遇到瓶颈的时候，工业界都会引入新的材料或结构来克服传统工艺的局限性。当然这里面的代价也是惊人的，每一代工艺的复杂性和成本都在上升，现在还能够支持最先进工艺制造的厂商已经不多了。有限的这几家都在努力中：Intel、台积电、三星和GlobalFoundries。
7nm工艺是极限了吗？
适用了20余年的摩尔定律近年逐渐有了失灵的迹象。从芯片的制造来看，7nm就是硅材料芯片的物理极限。
在长达40多年的时间里，摩尔定律始终是IT界的铁律。然而进入21世纪以来，摩尔定律似乎出现了“放缓”的迹象。
随着芯片技术的进一步发展，摩尔定律逐渐遇到物理法则的限制。业界普遍认为，7纳米是硅晶体管的一道坎，一旦过了这个节点，就会遇到问题。因为一旦硅晶体管的栅极小于7纳米，电子就可以在不同的晶体管之间流动，这种现象被称为量子穿隧效应（Quantum Tunneling），它意味着晶体管可能会在原本应该是关闭的状态下意外打开。
但即使是7纳米以上的晶体管，也依然面临从理论向实际跨越的难题。
7纳米制程节点将是半导体厂推进摩尔定律（Moore’s Law）的下一重要关卡。半导体进入7纳米节点后，前段与后段制程皆将面临更严峻的挑战，半导体厂已加紧研发新的元件设计架构，以及金属导线等材料，期兼顾尺寸、功耗及运算效能表现。
现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。
而所谓的XX nm其实指的是，CPU的上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。
缩短晶体管栅极的长度可以使CPU集成更多的晶体管或者有效减少晶体管的面积和功耗，并削减CPU的硅片成本。正是因此，CPU生产厂商不遗余力地减小晶体管栅极宽度，以提高在单位面积上所集成的晶体管数量。不过这种做法也会使电子移动的距离缩短，容易导致晶体管内部电子自发通过晶体管通道的硅底板进行的从负极流向正极的运动，也就是漏电。而且随着芯片中晶体管数量增加，原本仅数个原子层厚的二氧化硅绝缘层会变得更薄进而导致泄漏更多电子，随后泄漏的电流又增加了芯片额外的功耗。
为了解决漏电问题，Intel、IBM等公司可谓八仙过海，各显神通。比如Intel在其制造工艺中融合了高介电薄膜和金属门集成电路以解决漏电问题；IBM开发出SOI技术——在在源极和漏极埋下一层强电介质膜来解决漏电问题；此外，还有鳍式场效电晶体技术——借由增加绝缘层的表面积来增加电容值，降低漏电流以达到防止发生电子跃迁的目的。。.。。.
上述做法在栅长大于7nm的时候一定程度上能有效解决漏电问题。不过，在采用现有芯片材料的基础上，晶体管栅长一旦低于7nm，晶体管中的电子就很容易产生隧穿效应，为芯片的制造带来巨大的挑战。针对这一问题，寻找新的材料来替代硅制作7nm以下的晶体管则是一个有效的解决之法。
石墨烯被视为是一种梦幻材料，它具有很强的导电性、可弯折、强度高，这些特性可以被应用于各个领域中，甚至具有改变未来世界的潜力，也有不少人把它当成是取代硅，成为未来的半导体材料。但是真正把它应用于半导体领域，还需要克服不少的困难。
首先，通过前面我们可以知道，逻辑电路有“0”和“1”，也就是开和关两种状态，而这就需要有“能隙”——电子携带电流之前必须跃过的能量跨栏。但是因为石墨烯本身的导电性能太好，它没有能隙，也就是只能开，而不能关，这样是不能实现逻辑电路的。如果要利用石墨烯来制造半导体器件，那么我们还需要通过其他手段，在不破坏石墨烯本身特有的属性下，在石墨烯上面植入一个能隙。目前已经有不少针对这方面的研究，但要真正解决这个问题还需要相当长的时间。
1nm那还只是个噱头
美国劳伦斯•伯克利国家实验室（Lawrence Berkeley NaTIonal Laboratory）的一个研究团队—已经成功研制出栅极（晶体管内的电流由栅极控制）仅长1纳米的晶体管，号称是有史以来最小的晶体管。这下很多人都不淡定了，媒体纷纷疾呼“摩尔定律没戏唱了”。
我们来看看这个所谓的1nm。我们知道cmos技术中的晶体管是场效应晶体管，是用一个栅控制一个导电沟道通断来表示0和1的，栅和导电沟道中有一层绝缘电介质，栅加电压，会在沟道处产生一个电场（但没有电荷交换），该电场会改变沟道中的电子输运性质，使得在沟道两端加相同电压，电子输运性质不同，电流不同，显示出开关性。
导电沟道缩短过程中，电子的输运特性会发生变化，这是电子的运动性质决定的。而这个过程中对电流的调控越来越难，要么开态太小，要么关态太大，除此外还经历过栅介质漏电等问题。
如果用单根的碳纳米管作为栅，栅的宽度就是碳纳米管宽度，但问题在于他的导电沟道没有缩短，现有的场效应晶体管栅完全覆盖沟道的比较多（调控作用强），让我们误认为栅的尺度就可以代表晶体管的特征尺度，那篇文章在这上面取了个巧，所以那个晶体管不一定就只有1nm。
而且，本次外媒报道的劳伦斯伯克利国家实验室将现有最精尖的晶体管制程从14nm缩减到了1nm，其晶体管就是由碳纳米管掺杂二硫化钼制作而成。不过这一技术成果仅仅处于实验室技术突破的阶段，目前还没有商业化量产的能力。至于该项技术将来是否会成为主流商用技术，还有待时间检验。
这仅仅是一项在实验室中的技术突破，哪怕退一步说，该项技术已经成熟且可以商业化，由于其在商业化上的难度远远大于Intel正在研发的10nm制造工艺——其成本将高昂地无以复加，这会使采用该技术生产的芯片价格居高不下。
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突破摩尔定律 台积电17年要试产7nm芯片
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